韬（τ）定律？万物皆可叠？

Asimot

因为太牛逼了所以不太敢信
             最好是真的

sellboy

tillnight 发表于 2026-5-25 15:03
有意思的是2030年前，ai卡不准备使用这套技术，计划就用超节点硬堆集群规模。 ...

如果是标题，那么是用的
Unified Bus和Hi-ONE也算韬定律

韬微缩的实现被华为描述为4层
1、晶体管层
2、电路层
3、芯片层
4、系统层

Unified Bus和Hi-ONE算系统层的，在数据中心会先实现。

gammatau

dkswxd 发表于 2026-5-25 15:13
传统平面布局中，导线越长，寄生电阻和电容（RC）就越大，消耗的能量和产生的热量也就越多。逻辑折叠通过将 ...

逻辑门的电流消耗都在状态切换的时候，电子移动形成新的电平分步。状态稳定后电流基本是零。

最爱大萌德

zknym 发表于 2026-5-25 12:20
堆叠的话，散热真的压得住吗？

—— 来自 HONOR PTP-AN70, Android 16, 鹅球 v3.5.99-alpha ...

风冷都上了，大不了开发个水冷系统呗

沙发沙发

看了半天，华为不会是又能跟以前一样把旗舰芯片放在千元机上了吧

sellboy

舞以 发表于 2026-5-25 15:10
真能龙吟，我想信但又有点不敢信

论坛助手,iPhone

这不是新概念，别家也在搞。

Kabine

这两天不是在炒金刚石散热么，我在黄河旋风瑟瑟发抖

临界点

泪指环 发表于 2026-5-25 13:03
会有散热问题吗?

上钻石呗  也都是早在研究的了

wangjianabcde

啊这 下半年的mate90难道有惊喜？我还想618换V6的

sellboy

zknym 发表于 2026-5-25 12:20
堆叠的话，散热真的压得住吗？

—— 来自 HONOR PTP-AN70, Android 16, 鹅球 v3.5.99-alpha ...

现在手机SOC封装就是SOC上面顶内存的，主动散热哪敢这么干，Intel Lunar Lake、Appple M都只敢封在旁边。
被动散热的处理器导热瓶颈不在处理器内，而是在最外面的空气上。

iantsai

平贺才人 发表于 2026-5-25 11:53

这是不是跟长存的Xtacking技术类似？

孤舟垂钓

真的假的下半年出货就知道了，吹牛就是被人一顿笑话，有真货就再飞天一次。

zerona

GMJ 发表于 2026-5-25 14:29
直接夸克浏览器问的。应该是AI幻觉了，因为我前面问的是华子这个新的芯片账面性能相当于什么级别的酷睿I5 ...

让ai给资料链接吧。现在ai的数据还是要去确认真伪的

chaoliu

我没搞懂，这种技术路线不可能就🌸想走过并且实践，其他企业就没有类似概念？怎么把晶体管堆叠变成华为独家了一样的感觉    Re:Source

sellboy

chaoliu 发表于 2026-5-25 15:54
我没搞懂，这种技术路线不可能就🌸想走过并且实践，其他企业就没有类似概念？怎么把晶体管堆叠变成华为独家 ...

X3D呀。
这可跟2.5D那些底硅只作为互联不同
SRAM是通过逻辑门自锁实现数据保持的，是真正的叠了逻辑电路。

Sza

iantsai 发表于 2026-5-25 15:34
这是不是跟长存的Xtacking技术类似？

我看了楼里发的论文，作为外行的理解是华为的逻辑折叠和长存的xtacking一样都是两片die键合，但设计理念上有很大差异。

长存xtacking是存储部分做一颗晶片，IO部分做另一颗然后两颗晶片键合，而且存储部分也能多次键合以实现同工艺下更高的存储密度。存储和逻辑IO部分是解耦的，可以分开和同时设计，缩短研发周期。从设计思路来说更像是2D芯片堆叠，比起华为逻辑芯片的3D堆叠相对简单些。

华为的逻辑折叠从一开始就得考虑在三维结构上如何布置使电路效率更高，最后分成两颗die去生产、键合。两颗晶片是耦合的，不能分别设计。在设计上应该说是更复杂的3D堆叠思路？

hgfdsa

沙发沙发 发表于 2026-5-25 15:26
看了半天，华为不会是又能跟以前一样把旗舰芯片放在千元机上了吧

事实上如果不是被制裁打断，华为早就用阉割版次旗舰做中端甚至线下机的旗舰了，参考985这个820plus。
华为捞钱的决心和他的技术一样可以信任。

iantsai

Sza 发表于 2026-5-25 16:00
我看了楼里发的论文，作为外行的理解是华为的逻辑折叠和长存的xtacking一样都是两片die键合，但设计理念 ...

感觉是这样。想想也是，长存做存储芯片的，其芯片电路的结构复杂度肯定不如CPU和各种功能芯片复杂，而是把高密度、低功率作为第一优先级。

凉奶仙

看了下论文里逻辑：优化结构→提高通信效率→降低信号传播延时→提高运行频率→提高性能
这里面有两个问题，一是他这个叠叠乐结构散热就比平面结构差，现在的平面结构超频到4GHz都要上外挂散热设备，他额定4GHz了打算怎么散热完全没提
二是回到这个4GHz，现在的商业芯片已经能够通过超频提高到4GHz运行，已经说明芯片不能高频运行的瓶颈不在他的τ里的几个传播延迟上，即现在所谓的高延迟器件是具备4GHz主频运行能力的，他这个优化延迟解决的就不是最短板问题，那最短板是什么，怎么解决？

zknym

sellboy 发表于 2026-5-25 15:32
现在手机SOC封装就是SOC上面顶内存的，主动散热哪敢这么干，Intel Lunar Lake、Appple M都只敢封在旁边。 ...

问题是这是要三层以上堆叠，当年AMD的积热可是出了大问题的，上了主动散热都缓解不了

—— 来自 HONOR PTP-AN70, Android 16, 鹅球 v3.5.99-alpha

StrangerJ

看完了，这个韬其实就是宣传话术嘛，和老黄每次吹提升多少倍一样，都是软件栈加通信集群的合力。
不过这东西也真就只有华子果子有底气吹，其他家又做不出芯片。
这个logic folding确实很大胆，把手上所有能用的牌都allin，台积电的产品我看到的最少要2年后才出来，不知道手机的会不会提前跟进
霉帝逼的好啊，潜力都是逼出来的


—— 来自 OPPO PKU110, Android 16, 鹅球 v3.5.99

phorcys02

魔鬼都在细节里. 演讲里说  1.5微米  键合 作为基础起点,   有点离谱...
amd x3d是 9微米, 牢英的18A是 10微米
长江存储的xtacking好像 1微米上下...hyper bounding 这是吊打了呀?

火沙

phorcys02 发表于 2026-5-25 16:14
魔鬼都在细节里. 演讲里说  1.5微米  键合 作为基础起点,   有点离谱...
amd x3d是 9微米, 牢英的18A是 10 ...

有可能是参考了长存的技术储备？

纯阳宫道士

最沸腾的应该是这个了

dreamill

这个8Tb光模块差不多相当于PCIE 8.0了

罗莉控

全面的逻辑折叠要求工具链将多个堆叠裸片视为单一的连续设计实体——以单元粒度而非模块粒度进行逻辑分割，在统一的成本函数下跨整个体积进行布局，并在裸片间路径上执行时序收敛，而在这些路径中，垂直互连寄生参数、KOZ排斥区和晶圆间工艺偏差以传统2D训练的工具无法充分应对的方式相互作用。
初步的内部工具已经开发并产出了有用的结果，方法论细节将在未来数月发布。一条τ原生的工具链——开放的、多物理场的、3D原生的——是未来十年最重要的赋能投资。
看论文感觉这两点是核心内容

yoki42

罗莉控 发表于 2026-5-25 16:35
全面的逻辑折叠要求工具链将多个堆叠裸片视为单一的连续设计实体——以单元粒度而非模块粒度进行逻辑分割， ...

所以相当于在eda工具层面，大家回到同一起跑线了？

—— 来自 鹅球 v3.5.99

这是把两条不同的路线强行拉一起放在一个概念下解释，实际两边尿不到一壶

手机SOC路线，确实可以通过多层堆叠，打散逻辑单元，把高频率高发热的单元摆去上层，更方便散热

数据中心路线，走COWOS多层堆叠加CPO光互联，一样是比传统的铺大饼缩短了互联时间

目测未来会有“整体系统延时等效传统4Ghz所以冠名4Gx”之类的宣传打法

Rowen233

chaoliu 发表于 2026-5-25 15:54
我没搞懂，这种技术路线不可能就🌸想走过并且实践，其他企业就没有类似概念？怎么把晶体管堆叠变成华为独家 ...

TSMC没被制裁EUV 堆叠层面没有动力那么激进

scroll

Lisylfn 发表于 2026-5-25 13:36
几篇文章看完了，结合那张提升的图，算是暗示下一代光刻节点提升瞄准2031年了2026年到2030年是一个平台，其 ...

固态电池的时间节点也是2030年，到时股市岂不是原地起飞了

ctss1

刚发现泥潭可以不登录匿名发言了

xing7673

Sza 发表于 2026-5-25 11:35
这算是芯片逻辑计算部分的3D堆叠吗？堆叠+高主频，芯片积热靠内部铜线导出？

另外2030～2031的密度跃 ...

这么劲爆的信息前面竟然没有坐满真的太可惜了

StrangerJ

chaoliu 发表于 2026-5-25 15:54
我没搞懂，这种技术路线不可能就🌸想走过并且实践，其他企业就没有类似概念？怎么把晶体管堆叠变成华为独家 ...

有啊，但是其他家不敢今年就商用，华子今年就上，这就是区别
是骡子是马，下半年就知道了

—— 来自 OPPO PKU110, Android 16, 鹅球 v3.5.99

cube

这个就是个噱头。

这次真正有价值的信息是华子几乎把国产EUV的进度半公开了，大概2030年能达到商用水平。

Sza

凉奶仙 发表于 2026-5-25 16:05
看了下论文里逻辑：优化结构→提高通信效率→降低信号传播延时→提高运行频率→提高性能
这里面有两个问题 ...

我读下来它这技术在手机soc的结果就是在缩短电路的物理距离后，相同工艺节点相同功率实现更高频率。

应该考虑同代工艺下使用3D堆叠的收益，毕竟平面上缩小晶体管尺寸（比如3nm的n3e工艺）和垂直上缩小电路距离（比如ppt中2031年国产euv+3D堆叠）都是在缩短物理距离，当然还有器件电气性能的收益。

论文中主要还是在说能效提高后发热降低了，堆叠积热的优化工作好像只提了一下低温混合键合对热预算的好处。

wqmq2008

dreamill 发表于 2026-5-25 13:50
τ不就是R×C吗，降低阻抗本来就是设计目标啊

这个τ就是一个概念，把一大堆乱七八糟的dtco打包在一起给了个定义，具体怎么回事不重要，关键9030之后还有性能提升就完了

导游

我们控股了三个半导体公司，其中一个是做先进封装的，感觉先进封装和文中的这个堆叠差不多？

剑鹰

华为确实重视研发
等上市看看吧

关二爷

我猜多少会有点宣传，但是硬通货也一定很有说服力
这次是何庭波自己出来开发布会
不是营销号，也不是手机发布会

lost-star

开发机跑几个权威芯片性能软件看看呗，大家一般只信数据