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楼主: 平贺才人

[科技] 韬(τ)定律?万物皆可叠?

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发表于 2026-5-25 13:36 | 显示全部楼层
几篇文章看完了,结合那张提升的图,算是暗示下一代光刻节点提升瞄准2031年了2026年到2030年是一个平台,其跃升来自于新思路,光刻节点还是老的,而31年计划的大跃升那就是新节点了

—— 来自 S1Fun
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发表于 2026-5-25 13:41 | 显示全部楼层
大暴死 发表于 2026-5-25 13:30
曾经的三丧

—— 来自 Xiaomi 25019PNF3C, Android 16, 鹅球 v3.5.99

那还是IBM接近一点,毕竟晶圆厂都卖好几年了,都还能从实验室里挤出一个2nm给日本用。
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发表于 2026-5-25 13:47 | 显示全部楼层
我的键合设备终于要涨了
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发表于 2026-5-25 13:47 来自手机 | 显示全部楼层
我们用低制程折叠达到了别人高制成的水平,以后制成也进步了岂不就是真降维打击?
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发表于 2026-5-25 13:49 来自手机 | 显示全部楼层
sekai-R 发表于 2026-5-25 13:47
我们用低制程折叠达到了别人高制成的水平,以后制成也进步了岂不就是真降维打击? ...

从平房改楼房,你应该好奇的是为什么白皮不搞这个(
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发表于 2026-5-25 13:50 来自手机 | 显示全部楼层
τ不就是R×C吗,降低阻抗本来就是设计目标啊
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发表于 2026-5-25 13:51 来自手机 | 显示全部楼层
长存的晶栈就是两片叠成一片,三星都买这个技术授权
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发表于 2026-5-25 13:54 来自手机 | 显示全部楼层
coldhot3 发表于 2026-5-25 13:19
问题是除了华为,还有哪个公司能从操作系统到芯片工艺垂直整合。
苹果没工艺。 ...

如果我的理解大差不差的话,那么哪些环节是木桶效应里的那个短板呢?
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发表于 2026-5-25 13:54 | 显示全部楼层
coldhot3 发表于 2026-5-25 13:19
问题是除了华为,还有哪个公司能从操作系统到芯片工艺垂直整合。
苹果没工艺。 ...

听起来越来越像早期的传统家用主机了

定制的硬件,定制的系统,封闭环境下的定制软件(游戏)。
带来的是远超同期PC的音画效果和极高的执行效率。

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发表于 2026-5-25 13:57 | 显示全部楼层
Sza 发表于 2026-5-25 12:58
这个问题可以参考3nm工艺的苹果A17Pro和A18系列芯片的性能,不过麒麟同代的大核应该比A系列弱一点 ...

A17,A18的功耗装手机里不会太高么。。全部封印性能降频使用?

总不能和NS一样出个插电底座模式吧
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发表于 2026-5-25 14:00 来自手机 | 显示全部楼层
效果我信,解释出来的这些玩意我不信。

当年的gpu turbo,解释得神乎其神最后结果是降分辨率。
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发表于 2026-5-25 14:02 来自手机 | 显示全部楼层
哈人,等euv突破岂不是要杀死比赛

——来自  HUAWEI Mate 80 Pro Max OpenHarmony-6.1.0.115(23) 上的 S1 Orange 1.3.2
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发表于 2026-5-25 14:03 来自手机 | 显示全部楼层
另外🌸是不是和折叠杠上了折完手机折平板,折完电脑折芯片

——来自  HUAWEI Mate 80 Pro Max OpenHarmony-6.1.0.115(23) 上的 S1 Orange 1.3.2
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发表于 2026-5-25 14:04 | 显示全部楼层
sekai-R 发表于 2026-5-25 13:47
我们用低制程折叠达到了别人高制成的水平,以后制成也进步了岂不就是真降维打击? ...

是的,届时就是美股彻底崩盘,硅谷作鸟兽散,美利坚国运终结
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发表于 2026-5-25 14:11 | 显示全部楼层
GMJ 发表于 2026-5-25 13:57
A17,A18的功耗装手机里不会太高么。。全部封印性能降频使用?

总不能和NS一样出个插电底座模式吧 ...

我不明白你的问题。A系列本来就是手机芯片,甚至macbook neo纯被动散热也用得好好的,满足预设场景的需求就算合理。这些移动端芯片的频率调度策略不能按照外接供电的PC和服务器持续稳定跑最高频的逻辑去看,手机芯片的高频是应对短时间突发高性能需求的。

而且搞不好3D堆叠的高频比同频率传统芯片省电,毕竟有可能器件之间的走线更短了。
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发表于 2026-5-25 14:13 来自手机 | 显示全部楼层
看来前些年被疯狂嘲讽的一些传言还真不是空穴来风
不会“且听龙吟”也要反转吧

—— 来自 OnePlus PJD110, Android 16, 鹅球 v3.5.99
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发表于 2026-5-25 14:16 来自手机 | 显示全部楼层
本帖最后由 javamailman 于 2026-5-25 14:20 编辑

就一个问题,我们这个堆叠 国外是不是不能用,是不是能卡他们脖子,否则我们能用他们也能用的话 大可以在在3nm/2nm基础上再堆叠啊
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发表于 2026-5-25 14:17 | 显示全部楼层
Sza 发表于 2026-5-25 14:11
我不明白你的问题。A系列本来就是手机芯片,甚至macbook neo纯被动散热也用得好好的,满足预设场景的需求 ...

我刚才查A17,18芯片,说是笔记本用的,功耗10W-12W,现在手机打游戏测试一般也就是5W-7W来着。。10W不会散热成问题么
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发表于 2026-5-25 14:19 | 显示全部楼层
javamailman 发表于 2026-5-25 14:16
就一个问题,我们这个堆叠 国外是不是不能用,是不是能卡他们脖子,否则我们能用他们也能用的话 在3nm基础 ...

可能随着制程提升这种方式会有边际效益?
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发表于 2026-5-25 14:24 | 显示全部楼层
GMJ 发表于 2026-5-25 13:57
A17,A18的功耗装手机里不会太高么。。全部封印性能降频使用?

总不能和NS一样出个插电底座模式吧 ...

你是不是搞混了,A17 A18本来就是给iPhone用的芯片啊
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发表于 2026-5-25 14:25 | 显示全部楼层
GMJ 发表于 2026-5-25 14:17
我刚才查A17,18芯片,说是笔记本用的,功耗10W-12W,现在手机打游戏测试一般也就是5W-7W来着。。10W不会 ...

就算豆包也不会告诉你A17A18是笔记本芯片啊,你问的什么AI这么唐?
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发表于 2026-5-25 14:26 来自手机 | 显示全部楼层
2031要上一个平台对应euv的话,如果参考下半年这一代
说明31年产品,30年要投片,euv样机就在这两年了
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发表于 2026-5-25 14:26 来自手机 | 显示全部楼层
这才是高端营销,一上来给你感觉要打破摩尔定律似的,看了下应该类似X-Cube 3D IC的封装技术,不过华为肯定也不光是吹牛逼,产品如果顺利落地战略意义重大
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发表于 2026-5-25 14:29 | 显示全部楼层
本帖最后由 GMJ 于 2026-5-25 14:34 编辑
ycjiang1337 发表于 2026-5-25 14:25
就算豆包也不会告诉你A17A18是笔记本芯片啊,你问的什么AI这么唐?

直接夸克浏览器问的。应该是AI幻觉了,因为我前面问的是华子这个新的芯片账面性能相当于什么级别的酷睿I5。。果子芯片这边我不熟悉。。



ai幻觉这个东西在你不熟悉的领域还真的是骗人没商量,很难看出来。。不过我要是对这个领域很熟悉。。我也用不着来问AI吧,好矛盾。。。
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发表于 2026-5-25 14:30 | 显示全部楼层
这玩意真不真的很容易验证
就是今年的新麒麟到底多少能效,九月就能见分晓了
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匿名  发表于 2026-5-25 14:31
1. 目标变了:从“死磕把车做小” 变成了 “想方设法省时间”

*   以前的思路(几何缩放/摩尔定律):行业过去六十年基本只干一件事——把晶体管做得更小。这就好比为了让人们通勤更快,全行业都在拼命把汽车造得越来越小,这样同样的马路上就能塞进更多车、跑得更快。
*   现在的思路($\tau$ 缩放理论):作者提出,我们把东西做小的最终目的,其实只是为了节省时间(让开关更快、信号跑得路更短)。既然真正的目标是时间,那就不应该只盯着“缩小体积”这一条路,而是应该直接把“时间($\tau$)”本身作为唯一指标。我们要统筹考虑发动机转速(晶体管)、道路长短(电路)、甚至整个城市的交通调度网(数据中心集群),在所有环节想办法把时间抠出来。

2. 结构变了:从“摊大饼建大平层” 变成了 “盖复式小洋楼”

*   以前的思路(二维平面布局):传统的芯片设计就像是在平地上建一层超级宽阔的大平房,所有的房间(逻辑门)都在同一层。当房子越建越大,你要从屋子这头走到那头,需要穿过极其漫长的走廊(导线变长导致电阻电容增加,从而拖慢速度)。
*   现在的思路(LogicFolding 逻辑折叠):相当于直接改盖“复式楼”或高层建筑。它把原本摊在同一层的电路,像折叠纸张一样分布到上下堆叠的好几个楼层里。这样一来,原本需要走长长走廊才能传递的信号,现在只需要“坐个电梯”(通过极细的垂直连接线)直接上下楼就能到达,距离大幅缩短,运行速度自然就变快了。

3. 对工具的依赖变了:从“必须买更细的笔” 变成了 “靠折纸技巧”

*   以前的思路:为了在芯片上画出更细微的电路,芯片厂必须去买极其昂贵、逼近物理极限的“超细画笔”(比如极紫外 EUV 光刻机),这导致现在设计一颗最尖端芯片的成本变成了天文数字(超过 10 亿美元)。
*   现在的思路: $\tau$ 缩放理论证明,哪怕你手里的画笔粗细不变(固定在现有的工艺节点),不需要依赖最新的光刻技术,只要改变“折纸”的拓扑结构(即前面说的三维空间逻辑折叠),依然能让芯片里的晶体管密度大幅提升、性能突飞猛进。这意味着,未来芯片想保持顶尖性能,不再需要永远死磕并受制于最前沿的光刻机。

4. 解决拥堵的方法变了:从“几扇大门进出” 变成了 “全地板都是任意门”
*   以前的思路(边缘互连难题):现在的 AI 芯片就像一个不断扩建的超级体育场。内部的座位(计算能力)是按“面积”成倍增长的,但观众进出、供电却只能靠体育场外墙边缘的“大门”(即芯片边缘的内存带宽和电源)。座位越加越多,但外墙的大门只能加一小圈,结果就是大家全堵在门口,内部算力再高也发挥不出来(这被称为 $N^2$ 与 $N$ 的困境)。
*   现在的思路(3D Folding):*既然围墙上的门不够用,那就把供电通道和数据通道从“边缘”挪到“地板和天花板(垂直表面)”上。这就相当于在体育场的每个座位底下直接开了一个“任意门”,座位(计算能力)增加多少,门(数据和供电通道)就能在三维层面上同步增加多少,彻底解开了算力被数据接口卡脖子的死结。

5. 如何解决堆叠带来的散热问题?

它通过从源头上大幅降低功耗来“减少发热”,并配合新的制造工艺和电源调度策略来管理“热预算”。

具体而言,该理论通过以下四个方面来应对发热和功耗挑战:

1. 缩短电路距离,从源头上大幅降低功耗(减少发热)

传统平面布局中,导线越长,寄生电阻和电容(RC)就越大,消耗的能量和产生的热量也就越多。逻辑折叠通过将电路分布在垂直堆叠的层上,大幅缩短了信号传递的物理距离,使寄生电阻和电容急剧下降。这种结构上的改变直接带来了能效的飞跃:
* 在移动SoC(如Kirin芯片)的性能核上,逻辑折叠在固定制程节点下实现了 41%的能效提升。
* 在SRAM(静态随机存取存储器)中,关键路径的缩短也显著降低了“每比特能耗(energy per bit)” 。
功耗的降低直接意味着芯片运行时产生的热量更少。

2. 采用“低温混合键合”技术缓解多层热预算

当芯片像盖高楼一样堆叠三层、四层甚至更多层时,层与层之间的热量积累会成为难题。在未来十年的演进路线中,全面多层的逻辑折叠将依赖于低温混合键合(lower-temperature hybrid bonding)”技术,这项技术的作用正是为了放宽堆叠层之间的热预算(relaxing the thermal budget across tiers)。

3. 用“时间余量”换取“功耗/热量下降”(DVFS 机制)

作者特别指出,$\tau$ 缩放理论是“一个时间定律,而不是焦耳定律(耗能定律)” 。如果一个系统运行速度快了10倍,但功耗也变大10倍,那就超出了电网和散热的承受极限。因此,$\tau$ 缩放理论必须有一个“能源伴侣”:通过在数据中心规模上应用动态电压和频率缩放(DVFS),将逻辑折叠节省出来的“时间余量($\tau$ headroom)”交易回去,以此来换取功耗和热量的降低。这与如今智能手机延长电池寿命的机制是相同的。

4. 3D表面供电重构(应对AI芯片的极端功率密度)

在更大规模的AI芯片集群中,算力密度的成倍增加会将功率密度推向极限。为此,该体系中的“3D折叠(3D Folding)”技术将供电模块(如背面供电网络和集成稳压器)从拥挤的芯片边缘,重新布局到了广阔的垂直表面上。这种拓扑结构的改变解决了算力增长带来的供电和功耗分配瓶颈。
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发表于 2026-5-25 14:43 | 显示全部楼层
stevenzero 发表于 2026-5-25 14:00
效果我信,解释出来的这些玩意我不信。

当年的gpu turbo,解释得神乎其神最后结果是降分辨率。 ...

你哪里看的科普,gpu turbo是分时睿频。
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发表于 2026-5-25 14:47 | 显示全部楼层
GMJ 发表于 2026-5-25 14:29
直接夸克浏览器问的。应该是AI幻觉了,因为我前面问的是华子这个新的芯片账面性能相当于什么级别的酷睿I5 ...

你至少用个主流点的AI吧,我刚刚试了下豆包都没问题。或者强制开联网搜索
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发表于 2026-5-25 14:51 来自手机 | 显示全部楼层
这算是老美坏心帮大忙了?没封锁会搓出这套堆叠技术吗

—— 来自 vivo V2405A, Android 16, 鹅球 v3.5.99
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发表于 2026-5-25 14:53 | 显示全部楼层
你们不会真的信菊花吧。等产品出了看测评

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参与人数 2战斗力 0 收起 理由
陈白衣 + 1 就是 3d ic 吗?行业内一直在用,只是散热.
强尼玛朵 -1

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发表于 2026-5-25 14:54 来自手机 | 显示全部楼层
javamailman 发表于 2026-5-25 14:16
就一个问题,我们这个堆叠 国外是不是不能用,是不是能卡他们脖子,否则我们能用他们也能用的话 大可以在在 ...

现有的工艺路线演进图是明确的,一般情况下没必要增加生产风险引入新变量。实际上台积电最新的直达1nm的roadmap上,都明确规划2029年前暂不考虑使用三星和英特尔已经在用的high-euv,台积电作为领跑者,某些方面选择保守也是必然的。
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发表于 2026-5-25 15:00 | 显示全部楼层
通天小道 发表于 2026-5-25 14:53
你们不会真的信菊花吧。等产品出了看测评

不信菊花信你个张口就来的废物吗

—— 来自 S1Fun

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参与人数 5战斗力 +6 收起 理由
长弓破风 + 1 哈哈
强尼玛朵 + 1
6119w + 2 嘴替你好
fei狗 + 1
兔砸 + 1 好评加鹅

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发表于 2026-5-25 15:00 | 显示全部楼层
spck 发表于 2026-5-25 15:00
不信菊花信你个张口就来的废物吗

—— 来自 S1Fun

我们且听龙吟是这样的

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参与人数 16战斗力 -22 收起 理由
暮生烟 -2 欢乐多
长弓破风 -1 果然是个废物
6119w -2 好评加鹅
Schwarzess -1
长门柚虚 -2
starriddler -2 好评加鹅
秦南心 -2 跪下,臭虫
(wing) -2 最好拉上面的米粉一起来共振
difa -1
fei狗 -1 傻逼和加分的精日好好共振
关二爷 -1
wqmq2008 -1 臭傻逼
M乔梦 -2 好评加鹅
强尼玛朵 -1
木谷高明 + 1
母星 -2 思路广

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发表于 2026-5-25 15:03 来自手机 | 显示全部楼层
有意思的是2030年前,ai卡不准备使用这套技术,计划就用超节点硬堆集群规模。
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发表于 2026-5-25 15:07 | 显示全部楼层
中芯国际都快二十厘米了 不知道你们讨论个啥
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发表于 2026-5-25 15:10 | 显示全部楼层
真能龙吟,我想信但又有点不敢信

论坛助手,iPhone
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发表于 2026-5-25 15:12 | 显示全部楼层
tillnight 发表于 2026-5-25 15:03
有意思的是2030年前,ai卡不准备使用这套技术,计划就用超节点硬堆集群规模。 ...

我猜测AI相关产品短期内走系统级优化路线更稳健,先优化通信和存储。

另一个可能的原因是大面积die的3D堆叠技术还不够成熟可靠,先用手机芯片练手。
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发表于 2026-5-25 15:13 来自手机 | 显示全部楼层
传统平面布局中,导线越长,寄生电阻和电容(RC)就越大,消耗的能量和产生的热量也就越多。逻辑折叠通过将电路分布在垂直堆叠的层上,大幅缩短了信号传递的物理距离,使寄生电阻和电容急剧下降。这种结构上的改变直接带来了能效的飞跃

这一段的意思是现在电路主要是导线发热吗?我居然一直以为是晶体管/场效应管发热啊。因为我的刻板印象里频率越高发热越多,如果是导线的话为啥会和频率有关?

—— 来自 Xiaomi 22041211AC, Android 14, 鹅球 v3.5.99
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发表于 2026-5-25 15:14 来自手机 | 显示全部楼层
舞以 发表于 2026-5-25 15:10
真能龙吟,我想信但又有点不敢信

论坛助手,iPhone

很简单,今年九月新麒麟见分晓
这玩意注定一出来就会有人拿显微镜来分析跑分
不成回来骂华为吹牛,成了就等31年euv量产

—— 来自 鹅球 v3.5.99-alpha
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发表于 2026-5-25 15:16 | 显示全部楼层
鲁邦三世1 发表于 2026-5-25 15:14
很简单,今年九月新麒麟见分晓
这玩意注定一出来就会有人拿显微镜来分析跑分
不成回来骂华为吹牛,成了就 ...

分析完了再说哎呀都是台积电代工啦
这西式赢学戏码不知道上演几回了

—— 来自 S1Fun
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