韬（τ）定律？万物皆可叠？

StrangerJ

才注意到分析华子是gate级别的3d堆叠，这难度比dielet的堆叠高太多了吧？


—— 来自 OPPO PKU110, Android 16, 鹅球 v3.5.99

Sza

javamailman 发表于 2026-5-25 22:22
那可以理解成把一个xcd的gpu core拆成更多更小颗粒度的die，然后堆叠的层数更高？  ...

我的理解中逻辑折叠是这样：
第1层die：计算｜计算｜计算｜计算
第2层die：单元｜单元｜单元｜单元

而不是现在市场上已量产的，或者你可能认为的：
第1层die：计算单元｜计算单元
第2层die：计算单元｜计算单元

这么说起来逻辑折叠的概念有一点接近3d堆叠晶体管

鸳鸳相抱

javamailman 发表于 2026-5-25 22:17
但是他图里面的xcd和iod都是逻辑芯片，而不是存储，存储是旁边的hbm，这两个逻辑芯片之间也是上下有线来 ...

我觉得loft的比喻是没有太大问题的，mi300的chiplet单位依然是基于单层硅片的，logicfold的电路设计和mi300应该还是区别挺明显的，真正和它比较接近的实验室技术应该是Monolithic 3D Stacking

这样搞单核性能应该有了，唯一待评估的大概是热量

holmesjerry

StrangerJ 发表于 2026-5-25 22:35
才注意到分析华子是gate级别的3d堆叠，这难度比dielet的堆叠高太多了吧？

外加散热

smic的搞工艺优化弄良率的人估计已经爆炸

javamailman

vuderearth 发表于 2026-5-25 22:30
区别大概是，amd这是建的楼房，还是一层一层的思路。
华为建的是丰巢，完全用3d化设计思维了。 ...

所以我能想到的就是把一颗die内的功能模块拆的足够细，有多个独立的die，每颗die放一个ip，这样摆放的时候就不仅仅是横着摆放而是根据路径优先关系，有些是横着 有些是竖着 完全可以灵活摆放上下位置关系

舞以

前提：第一，国产半导体的先进光刻能力受限；第二，过去更先进制程不仅仅意味着更高的晶体管密度，同时也意味着更低的电压（更低的能耗）和更低的单位晶体管价格和其他指标的同步进步，但是随着工艺的演进，前述的等式不再显然，所以“摩尔定律失效”成为了重要的命题。
华为的纲领：摩尔定律带来的表象是更高的密度，实质是更快的速度。
所以海思决定“面向速度设计。”
芯片层面的重大改变：采取逻辑堆叠
类似案例是amd的3d-vcache和存储芯片的堆叠，但是前者是逻辑-存储堆叠，后者是存储-存储堆叠。
海思决定引入逻辑-逻辑堆叠，可以认为是一家公司的核心决策部门不仅仅是分布在一层楼内，以ceo办公室为中心，还尝试在楼上楼下的对应位置直接设置通向ceo办公室的楼梯，和对应的办事机构，最大化信息流动的速度和效率。

论坛助手,iPhone

舞以

逻辑堆叠听起来难度就不小，先进封装这块不会真的成了超车的弯道吧
不过真成了也不意外，资源受限下的工程和技术的创新才是最迷人的，DeepSeek的魅力也在于此。

论坛助手,iPhone

javamailman

Sza 发表于 2026-5-25 22:35
我的理解中逻辑折叠是这样：
第1层die：计算｜计算｜计算｜计算
第2层die：单元｜单元｜单元｜单元

所以这么捋下来 6年搞了300多颗就有点理解了 只要一个功能给它拆的足够细 ，原来平面的一颗die拆分成几十个模块化小单元互相耦合

TuzDoDez

javamailman 发表于 2026-5-25 22:28
但是amd上面的那个图，xcd的core die和iod的io die 也是有tsv通孔互联的，我猜也是某种总线接口，你说的 ...

amd的混合键合中心距是9um（台积的路标9um之后是6um），华子的按ppt上说是1.5um，意味着互连密度有数量级的差别。
xcd的得多个信号排队过的通道，华子这个并行就过了。
这个应该就是logicfold的特殊之处，这个差别在设计上可以给很多灵活度。
至于代价，应该是良率。

cube

反正无论如何，再过4个月左右下一代麒麟芯片就要拿出来，到时候是骡子是马牵出来溜就是。

javamailman

StrangerJ 发表于 2026-5-25 22:35
才注意到分析华子是gate级别的3d堆叠，这难度比dielet的堆叠高太多了吧？

gate级别的堆叠怎么理解？ 在同一个die的封装内，模块可以上下叠着？ 我理解现有的通讯还是得跨die的吧？

秦南心

javamailman 发表于 2026-5-25 21:59
搜封装相关的网页时 发现amd的mi300感觉也是这种逻辑堆叠啊 谁能科普科普和华为的有啥区别？
...

其他厂的堆叠是针对的是多个独立 die 之间纵横的互连，本质还是空间堆叠
华为是把单个die修成用电路控制迷宫的结构，形成多用途，来达到逻辑堆叠、时间压缩的目的

舞以

javamailman 发表于 2026-5-25 22:48
gate级别的堆叠怎么理解？ 在同一个die的封装内，模块可以上下叠着？ 我理解现有的通讯还是得跨die的吧？ ...

你可以认为是之前的3d堆叠芯片本质是两块芯片叠放在一起，然后通过一个统一的总线通信，华为这次放的卫星是在晶体管级别进行不同层之间的通信？

论坛助手,iPhone

Sza

javamailman 发表于 2026-5-25 22:43
所以这么捋下来 6年搞了300多颗就有点理解了 只要一个功能给它拆的足够细 ，原来平面的一颗die拆分成几十 ...

LogicFolding是麒麟2026才开始用的技术。之前6年的三百多颗指的是使用韬定律的产业原则来指导设计。
新闻原文：

基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

coldhot3

卡普空 发表于 2026-5-25 17:24
当老钟不能力大飞砖的时候只能研究鸭翼电控，当老钟研究完鸭翼电控再把发动机做出来，老钟就无敌了
是这 ...

没事过几年老美也会有压抑的f47的。

thisism

EUV是不可能30才突然用的。
想也知道有了东西其它才能配套和优化，而这些都需要时间。

密特里奈斯

牛吹的太大了，能落实多少先打个折吧
30%我觉得都挺夸张了……

岬开斗

stevenzero 发表于 2026-5-25 14:00
效果我信，解释出来的这些玩意我不信。

当年的gpu turbo，解释得神乎其神最后结果是降分辨率。 ...

要么这个是对的，要么其实euv已经出来了。
总不能是中芯能用传统DUV做8e级别的芯片吧。

—— 来自 OnePlus PJD110, Android 16, 鹅球 v3.5.99

看了一下何庭波的简历，96年就进华为了，干了30年，04年开始主导麒麟，强人

auraria

tillnight 发表于 2026-5-25 10:36
我觉得怎么实现对普通人不重要，华为官方明确表态今年芯片性能越升就已经说明了问题。第一是能吹芯片性能了 ...

剩四个月的话，现在起码也到小规模试量产阶段

—— 来自 HUAWEI HOP-AL10, Android 12, 鹅球 v3.5.99

auraria

hgfdsa 发表于 2026-5-25 11:09
这个y轴是整体性能还是什么特定参数？如果是性能大跃进，m80估计不想卖了吧 ...

红线是最大晶体管密度，黑线是最大频率

—— 来自 HUAWEI HOP-AL10, Android 12, 鹅球 v3.5.99

auraria

百特曼 发表于 2026-5-25 12:03
这是真的换道超车了，摩尔定律是几何微缩，韬定律是时间微缩，所以韬定律是没有传统意义上的nm极限的，摩尔 ...

31年的那下飞跃有可能是国产EUV汇入了

—— 来自 HUAWEI HOP-AL10, Android 12, 鹅球 v3.5.99

wfefe

配合之前的各种小道消息，感觉31年euv真有戏。


—— 来自 HONOR REP-AN00, Android 15, 鹅球 v3.5.99-alpha

0WHan0

坏掉了 发表于 2026-5-25 22:29
在国产EUV搞定之前的权宜之计，把逻辑IC设计能力搞上去，做IPC最高的ARMv8处理器 ...

虽然被制裁了，但华子的现在的新核心都是v9

—— 来自 Xiaomi 23127PN0CC, Android 16, 鹅球 v3.5.99

里奥哟西

现在大胆发言的潭友感觉还挺可爱的，比一些理性发言的阴湿味要好得多

岬开斗

wfefe 发表于 2026-5-26 00:22
配合之前的各种小道消息，感觉31年euv真有戏。

要按小道消息的话，没那么慢，2031年是HighNA。

—— 来自 OnePlus PJD110, Android 16, 鹅球 v3.5.99

gambleman

不是芯片行业的，看了下原理的科普，不知道理解对不对，感觉这套东西的芯片设计难度指数级上升，出了问题，排查起来的难度也指数级上升

utakata

auraria 发表于 2026-5-26 00:11
剩四个月的话，现在起码也到小规模试量产阶段  —— 来自 HUAWEI HOP-AL10, Android 12, 鹅球 v3.5.99 ...

剩四个月的话，现在起码也到（手机成品）小规模试量产阶段

sellboy

用这张演进图好了

X3D是IP on IP的阶段，而麒麟是macro on macro的阶段。

宮脇咲良

翻了翻推 都是些有头有脸的英文推 脑子印象基本是这些说法
"技术路线早有了 专利全在IBM手里"
"ppt都是用ai写的 chatgpt痕迹太重了 笑死"
"等效不能这么算的 实际到2030年还是7nm(6nm)屎上雕花 TSMC的N2要是按哇喂这么等效都到650了"

谨慎观望 还是看秋天的实际效果吧

tillnight

javamailman 发表于 2026-5-25 22:43
所以这么捋下来 6年搞了300多颗就有点理解了 只要一个功能给它拆的足够细 ，原来平面的一颗die拆分成几十 ...

不懂你们为什么纠结这个6年300多颗，这部分才是真正的营销话术，把制裁以后所有的芯片设计都归纳到新的技术路线的“指导”，就像这个韬定律强行合并了昇腾的超大集群路线和这次用在soc上的逻辑微缩。其实压根都不是一回事，技术报告里都说的很清楚，同类技术要在昇腾990（2030）榨干超节点技术潜力后再用到算力卡上。同样，报告里虽然营销了一句指导了六年来的芯片研发，但也说的很清楚麒麟soc2026才是真正应用这项技术。

sellboy

tillnight 发表于 2026-5-26 08:10
不懂你们为什么纠结这个6年300多颗，这部分才是真正的营销话术，把制裁以后所有的芯片设计都归纳到新的技 ...

实际上处理器发展一直围绕这个思想
只不过以前主导韬微缩的是晶体管层。

SH002083

册那这是今天准备再老高一波给半导体板块获利盘美美出货吗？
开盘迅速**。

drodchang

没有工程实现前，只能谨慎对待

hencechen

宮脇咲良 发表于 2026-5-26 08:10
翻了翻推 都是些有头有脸的英文推 脑子印象基本是这些说法
"技术路线早有了 专利全在IBM手里"
"ppt都是用a ...

工程实现的难度太大了……质疑也是正常的

岬开斗

宮脇咲良 发表于 2026-5-26 08:10
翻了翻推 都是些有头有脸的英文推 脑子印象基本是这些说法
"技术路线早有了 专利全在IBM手里"
"ppt都是用a ...

谁说的这话让他@IBM发起诉讼呗，“全在IBM手里”嘛。

—— 来自 LENOVO TB322FC, Android 16, 鹅球 v3.5.99

Rowen233

StrangerJ 发表于 2026-5-25 22:35
才注意到分析华子是gate级别的3d堆叠，这难度比dielet的堆叠高太多了吧？

是的 所以PDA和测试流程似乎都要重新做

平贺才人

【【Huawei 附文稿】华为韬(τ)定律2031年1.4纳米逻辑折叠指导原理：半导体CEO何庭波开场演讲现场完整版(中英) PPT｜ISCAS 2026】 https://www.bilibili.com/video/BV1kjVF6BEXs

Rowen233

百特曼 发表于 2026-5-25 12:32
台积电的技术方案已经碰到硅基物理的死亡天花板了，虽然理论密度更高，但是量子隧穿反而导致实际效能下降 ...

台积电也在搞堆叠 但没华为这么激进 主要还是考虑到要供应全球市场 目前的折叠良率散热和成本还是有点高 还有EDA工具和测试流程要重写 不过这些对华为都能接受（可以加风扇 本身主要是国内市场 良率要求不需要这么高 本身被制裁了也要自主设计EDA）

儛進

我不说别的，华子既然你理论说的那么好，你拿出来的芯片和最先进的芯片差距是怎么样的？接近？领先？落后？光谈理论，如果真有用你自己作为理论拥护者必须拿出令人信服的成绩吧，我还是那句话秋后等你的结果，另外，华子你已经被制裁不是一天两天的事情了，当初海思的宏大叙事我还历历在目呢别秋天拿出来一个人家四五年前的东西，到时候我只会想笑