韬（τ）定律？万物皆可叠？

卡普空

tillnight 发表于 2026-5-25 11:20
238这个水分有点大，毕竟n+3肯定不是155，但是可以推测比n+3密度提高50%左右。假如按照9030pro实际使用的 ...

麒麟的ppt基本可以说没什么水分

兔砸

hgfdsa 发表于 2026-5-25 16:02
事实上如果不是被制裁打断，华为早就用阉割版次旗舰做中端甚至线下机的旗舰了，参考985这个820plus。
华 ...

以前荣耀v系列太香了，两千多的麒麟980/990    Re:Source

卡普空

tillnight 发表于 2026-5-25 12:10
1.4nm可不是反超，台积电今年公布的roadmap是2030到1nm。2031到1.4只是没有被扩大差距但也没追近。不过这 ...

2030那个是明牌EUV啊

卡普空

lin2004 发表于 2026-5-25 13:49
从平房改楼房，你应该好奇的是为什么白皮不搞这个（

当老钟不能力大飞砖的时候只能研究鸭翼电控，当老钟研究完鸭翼电控再把发动机做出来，老钟就无敌了
是这个路线！

卡普空

通天小道 发表于 2026-5-25 14:53
你们不会真的信菊花吧。等产品出了看测评

那是你不知道麒麟PPT的含金量

纯阳宫道士

数码闲聊站

19分钟前
我再追加一个前沿一点的小料，为了配合先进国产工艺，芯片端同步在测试「MEMS主动散热风扇」，可以紧贴处理器的芯片级主动散热方案，相较传统内置风扇，厚度是毫米级，几乎无噪音，传导效率更高，技术同样会领先行业。。。 ​​​

配套？

鲁邦三世1

纯阳宫道士 发表于 2026-5-25 17:25
配套？

这应该就是老莱方面在展会上看的那个压电式散热器，也是需要半导体来做的

结果这么多年愣是没普及

—— 来自 鹅球 v3.5.99-alpha

卡普空

凉奶仙 发表于 2026-5-25 16:05
看了下论文里逻辑：优化结构→提高通信效率→降低信号传播延时→提高运行频率→提高性能
这里面有两个问题 ...

然而并不能高频，除非3秒也算是真男人

ch23

tillnight 发表于 2026-5-25 11:20
238这个水分有点大，毕竟n+3肯定不是155，但是可以推测比n+3密度提高50%左右。假如按照9030pro实际使用的 ...

就当作N+3是155，238实际上就是堆叠堆出来，两片155堆，降低单片的利用率，空出来不少空间做键合，然后堆两层等效238（同一算法下暴力算从155降到119）。
物理层面解决不了的比如功耗和散热问题，估计在规模上有所妥协，比如PPT说P核提升了41%，但是其他不提，意味着E核提升不大，整体提升不会到PPT那么高，优化布线和电路结构也只是优化层面，除非内核不变否则功耗肯定提高（至少P核提升了不少）。另外也可以想象到单片面积会比之前的缩小，所以成本上可能也不会翻倍，但是有所提高应该是可以预计的。所以估计也就用在mate90 pro max和非凡大师一类的

Sza

纯阳宫道士 发表于 2026-5-25 17:25
配套？

可以看我在pc区转发的24年的旧闻 https://stage1st.com/2b/thread-2258721-1-1.html

手机芯片用的压电风扇参考国外厂商的xMEMS，是直接贴在芯片上用的，指甲盖大小

sellboy

卡普空 发表于 2026-5-25 17:19
2030那个是明牌EUV啊

也可能是CFET晶体管

88316756

纯阳宫道士 发表于 2026-5-25 17:25
配套？

这个？

表演系

正常来说，现在全网各平台都在拱热度和讨论，官媒都统一上场背书，就不可能是营销，就是陆路换水路了，连卷的逻辑都发生根本变化了

lct444

上一个牢厂狂吹软硬结合的是不是gpu trubo？

masakaha

感觉就是英特尔的3d堆叠，还少了背部供电技术，牺牲良率来换取性能提升
不过duv已经国产，估计可以承受良率下降带来的成本增长    Re:Source

臭P遇上臭脚

等产品出来评测了再看吧

Re:Source

lin2004

sellboy 发表于 2026-5-25 17:41
也可能是CFET晶体管

都能搞垂直结构了，上vgaa吧（许愿

tillnight

masakaha 发表于 2026-5-25 17:54
感觉就是英特尔的3d堆叠，还少了背部供电技术，牺牲良率来换取性能提升
不过duv已经国产，估计可以承受良率 ...

然而ppt上写的是30% Cost Reduction。

qwased

tillnight 发表于 2026-5-25 18:04
然而ppt上写的是30% Cost Reduction。

可能是和duv多重曝光摊大饼比的吧

凉奶仙

Sza 发表于 2026-5-25 16:44
我读下来它这技术在手机soc的结果就是在缩短电路的物理距离后，相同工艺节点相同功率实现更高频率。

应 ...

主要热量的大头是半导体开关器件的开断过程中VI曲线的线性段来的，这玩意跟频率严格成正比，跟电路距离没有关系，不管什么工艺什么结构，频率高了就会出现散热问题，更别提叠叠乐结构散热性能比平摊还差
而他画的这个饼就没提他怎么实现频率翻倍后2倍以上的热量怎么搞


现在的产品超频只能3秒真男人就是因为发热量太大3秒不射就要炸膛了啊
他这理论就像同一个人，用同一款杯子，从自带的普通内胆换成凸点螺纹的内胆，除非嗑药，一样得3秒射，结果他全篇都在说凸点螺纹，一个字不提人和药，很难让人信服

llions

等实物看效果，先把屁股亮出来干甚

0258520

平贺才人 发表于 2026-5-25 10:25
直接改名了，麒麟9系再见？

还是叫麒麟吧

—— 来自 OnePlus PLK110, Android 16, 鹅球 v3.5.99

佳丽三千到

lct444 发表于 2026-5-25 17:50
上一个牢厂狂吹软硬结合的是不是gpu trubo？

不是harmonyOS吗？

——来自 S1 Orange 1.3.3

关二爷

幽远ghofar

反正是今年下半年就会拿出来见世面的东西，不是吹什么下一个十年，很快就能看到成果了。

冰寒之月

问了下多个AI其他半导体公司的表现 并喂了这个预印本
它们都表示这并不是生造的概念
其他基本所有半导体大厂都在往这个方向努力 降低延迟 堆叠 来提高整体等效晶体管密度 是业界主流努力方向（台积电英特尔三星啥的也都知道制程不能无限提升下去）
华为应该明确总结了这个现象并命名为时间缩放   然后强调了封装和系统集成上的重要性

Surlert

这套融合架构对吞吐量巨大的AI芯片，特别是Agent需求的CPUGPUHBM一体化那种，是巨大利好吧，人工智能产业说不定真可以和芯片一波比翼齐飞上天。

lyzsuper

今年要是真能达到PPT上数字的话,怕不是O/V/M都得抖三抖了,一枝独放不是春又要来了

ycjiang1337

通天小道 发表于 2026-5-25 14:53
你们不会真的信菊花吧。等产品出了看测评

不然难道信你么？

四个月后新Mate就发布了

victorzl

这个感觉更象是系统级协同优化,然后有一部分封装层面的优化?
晶体管层级的好像没怎么细讲,只说要减少RC,可能是通过更先进的P&R?

平面晶体管到头基本上已经是业界共识了
从制程节点角度来说目前最先进并即将商业化的应该是tsmc a14,再往下就不好说了.

目前针对立体化或者其他代替方案的技术大概包括:

技术名称	类型	核心思想	堆叠/3D 方式	主要用途	代表厂商	当前状态
GAA / Nanosheet	晶体管结构	多层 nanosheet vertically stacked	transistor 内部垂直堆叠	2nm 以下逻辑	Samsung / TSMC / Intel	开始量产
CFET	晶体管结构	PMOS/NMOS 上下堆叠	transistor 级 3D	后 2nm 时代	Intel / TSMC / imec	实验阶段
Chiplet	封装	多 die 组合	package 级“平面拼接”	CPU / GPU / AI	AMD / Intel / NVIDIA	主流量产
2.5D Packaging	封装	die 放在 interposer 上	半 3D 封装	AI / HPC	TSMC / Intel / Samsung	成熟量产
CoWoS	2.5D 封装	GPU + HBM 集成	interposer + HBM stacking	AI GPU	TSMC	AI 主流
EMIB	封装互连	bridge die 连接 chiplet	局部高密度互连	HPC / Xeon	Intel	量产
SoIC	3D 封装	logic die 垂直堆叠	die-to-die stacking	AI / HPC	TSMC	开始量产
Foveros	3D 封装	active die 上堆 active die	真正逻辑堆叠	CPU / AI	Intel	量产
3D V-Cache	3D Cache	SRAM 堆到 CPU 上	cache-on-logic	游戏 CPU	AMD	量产
TSV	垂直互连	硅通孔	die 垂直导通	HBM / 3D IC	全行业	成熟
Hybrid Bonding	超高密度互连	无 bump 直接铜键合	超密集 die stacking	HBM4 / SoIC	TSMC / Intel / Sony	开始量产
HBM	存储堆叠	多层 DRAM 堆叠	memory stacking	AI GPU	SK hynix / Samsung / Micron	主流
HBM3E	高阶 HBM	更多层、更高带宽	advanced memory stacking	AI 训练	SK hynix / Micron	爆发增长
Monolithic 3D IC	真 3D IC	单晶圆逐层制造 transistor	transistor-level 3D	后摩尔时代	imec / Intel / TSMC	实验室
BSPDN / PowerVia	电源架构	电源走背面	释放前面布线空间	2nm 以下	Intel / TSMC	即将商用
Glass Substrate	新基板	超大面积高密度封装	超大型 3D package	AI 超级芯片	Intel / Samsung	研发中
Silicon Photonics	光互连	光替代电连接	package 间高速互连	AI cluster	Intel / NVIDIA	部分量产
CPO	共封装光学	光模块和交换芯片一体化	光学级封装融合	AI 网络	NVIDIA / Broadcom	早期部署

ycjiang1337

舞以 发表于 2026-5-25 15:10
真能龙吟，我想信但又有点不敢信

论坛助手,iPhone

华为在搞堆叠相关技术，这个去年就有小道消息了。另外新麒麟现在还有4个月就发布了

肆拾肆

看比较出名的科普博主比如知乎赵泠说是商业营销，也说论文没有实质性的东西很务虚。

wjxforever

是真是假四个月后见分晓

关二爷

肆拾肆 发表于 2026-5-25 19:18
看比较出名的科普博主比如知乎赵泠说是商业营销，也说论文没有实质性的东西很务虚。 ...

知乎这领域还不如看屌晶，虽然有屁股，也不知道说啥没
这种啥领域都沾点的答主有点

安全第3

最好笑的是看好些个用ai来解读这些东西用来对线。
这种前沿研究哪个ai能懂？ 会有数据拿出来给ai训练吗，都是复读些泔水罢了。

spck

2026年还信知乎的请私信我，我手上有纯美国进口ykw严选黄金认证防痴呆保健品，特价998一克出售，欲购从速

—— 来自 S1Fun

表演系

冰寒之月 发表于 2026-5-25 19:04
问了下多个AI其他半导体公司的表现 并喂了这个预印本
它们都表示这并不是生造的概念
其他基本所有半导体大 ...

真不一样，华为这套就是原创的
台积电、英特尔、三星疯狂卷的3D堆叠相当于盖多栋独立摩天楼+天桥连接（芯片/模块级堆叠），华为的逻辑折叠相当于同一栋楼内重构楼层，让相关部门垂直相邻（逻辑层内垂直重构），逻辑折叠优势太大了，基本上算是3d堆叠的全方位升级版，空间利用率、通行速度、承载能力全方位拉高

冰寒之月

表演系 发表于 2026-5-25 19:32
真不一样，华为这套就是原创的
台积电、英特尔、三星疯狂卷的3D堆叠相当于盖多栋独立摩天楼+天桥连接（芯 ...

目前实产的chiplet是芯片堆叠 但这几家也有真正逻辑堆叠的CFET和GAA 190楼有列出来几个

鲁邦三世1

一个个的都这么迫不及待
这不简单嘛，对赌呗

支持ppt是真的和觉得是吹牛的
等九月新麒麟测试结果出来以后，输的封号永封IP
不就这么简单

我明牌我觉得这套PPT是真的

大韩民国

导游 发表于 2026-5-25 16:57
我们控股了三个半导体公司，其中一个是做先进封装的，感觉先进封装和文中的这个堆叠差不多？ ...

先进封装相当于盖了几个一层楼，然后在楼之间修了几条路给电子走
这个相当于是直接盖了个二层楼，楼里不光同一层的能走，还在两层之间修了很多楼梯
就像楼上说的，业界都知道单纯缩制程快到头了，3D堆叠是大趋势，但是确实没有像hw这样激进的，确实是有压力才有动力啊

—— 来自 鹅球 v3.5.99