韬（τ）定律？万物皆可叠？

平贺才人 · 发表于 2026-5-25 09:53

不会是那个某些kol传的n+3上再堆n+2吧？

LilithMardin · 发表于 2026-5-25 10:10

不懂这个领域，朴素理解一下：相比传统工艺做一片和之前的全堆叠技术，华为做了个交错堆叠解决散热并自己做一个定律来量化这种工艺的进步？ Re:Source

发呆的龙虾 · 发表于 2026-5-25 10:11

那我9030不是买早了。

—— 来自 HUAWEI HOP-AL10, Android 12, 鹅球 v3.5.99

河水 · 发表于 2026-5-25 10:14

叠词词是对的

—— 来自 Xiaomi Redmi K20 Pro Premium Edition, Android 11, 鹅球 v3.5.99

鲁邦三世1 · 发表于 2026-5-25 10:15

今年的新麒麟纯性能提升应该也就那样

解决制程问题像新闻里面说只是时间问题

—— 来自鹅球 v3.5.99-alpha

kumh · 发表于 2026-5-25 10:15

系统层面的话是指软硬件结合么，这样类似wintel么。

鲁邦三世1 · 发表于 2026-5-25 10:17

kumh 发表于 2026-5-25 10:15
系统层面的话是指软硬件结合么，这样类似wintel么。

鸿蒙真能把9010这种东西优化到可以日用，把9030pro优化到日常使用续航比高通强

当然游戏这种性能场景另说

—— 来自鹅球 v3.5.99-alpha

Lisylfn · 发表于 2026-5-25 10:18

折叠入魔了

母星 · 发表于 2026-5-25 10:22

不愧是DUV仙人

goranger · 发表于 2026-5-25 10:22

给电子加速

论坛助手,iPhone

Asukalangley33 · 发表于 2026-5-25 10:24

第一眼是半导体抱团的大资金买的新闻稿

不敢质疑
问就是老登思维入脑

看好华为用DUV爆杀EUV

—— 来自 Xiaomi 24031PN0DC, Android 16, 鹅球 v3.5.99-alpha

平贺才人 · 发表于 2026-5-25 10:25

直接改名了，麒麟9系再见？

梦眠 · 发表于 2026-5-25 10:26

没太懂原理，来个大手子通俗解释一下

lyzsuper · 发表于 2026-5-25 10:28

母星发表于 2026-5-25 10:22
不愧是DUV仙人

DUV仙人,这个名字好

风cat · 发表于 2026-5-25 10:28

那么借楼求推个2K-3K的手机？（日常游戏玩的少，好像有点脱节）

tillnight · 发表于 2026-5-25 10:36

我觉得怎么实现对普通人不重要，华为官方明确表态今年芯片性能越升就已经说明了问题。第一是能吹芯片性能了本身就说明了问题，第二是ppt上那款性能跃进的芯片只剩四个月左右就要上市了，现在说的基本上已经是在测试中了而不是愿景。

sellboy · 发表于 2026-5-25 10:37

梦眠发表于 2026-5-25 10:26
没太懂原理，来个大手子通俗解释一下

逻辑折叠最基本例子就是通过跳过寄存器存入过程直接送入下一轮计算来减少数据搬运。

虽然指令集里上一条指令的功能是把计算结果写入寄存器，下一条指令是从这个寄存器取数据进行运算，但是现代处理器基本上都可以识别这种指令提前截胡这个数据，具体执行的微码里是包括把前指令输出数据送到端口再从端口直接取数据进行下面计算指令。

这就是一个现代处理器里已经运用的案例。

帕林马哲理 · 发表于 2026-5-25 10:37

本帖最后由帕林马哲理于 2026-5-25 03:39 编辑

华为创新性地提出了“逻辑折叠（LogicFolding）”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：

器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

看了下新闻，主要是靠软硬件协同降低延迟。

相比传统服务器架构，通信带宽提升 15 倍，单跳通信时延从 2 微秒降到 200 纳秒；域内 AI 芯片支持内存统一编址，AI 芯片可以用内存语义直接访问其他 AI 芯片内存。

统一内存编址跟原生内存语义在超大规模并行运算上好像是有显著提升，不知道跟NVlink比哪个厉害。

平贺才人 · 发表于 2026-5-25 10:54

发呆的龙虾 · 发表于 2026-5-25 10:58

风cat 发表于 2026-5-25 10:28
那么借楼求推个2K-3K的手机？（日常游戏玩的少，好像有点脱节）

pc区相关贴多了去了啊。

—— 来自 HUAWEI HOP-AL10, Android 12, 鹅球 v3.5.99

关二爷 · 发表于 2026-5-25 10:59

华子还是这么会起名

ykrank · 发表于 2026-5-25 11:02

sellboy 发表于 2026-5-25 10:37
逻辑折叠最基本例子就是通过跳过寄存器存入过程直接送入下一轮计算来减少数据搬运。

虽然指令集里上一条 ...

可是这个不是已经有名字叫分支预测了么？还是说有其他区别

—— 来自鹅球 v3.5.99

卡普空 · 发表于 2026-5-25 11:04

9050看来性能应该有大突破了

卡普空 · 发表于 2026-5-25 11:06

平贺才人发表于 2026-5-25 10:25
直接改名了，麒麟9系再见？

应该是大嘴还没想好命名吧，要不要跳过9040

overflowal · 发表于 2026-5-25 11:08

平贺才人发表于 2026-5-25 10:54

我嘞个，这密度饼画的 Re:Source

hgfdsa · 发表于 2026-5-25 11:09

平贺才人发表于 2026-5-25 10:25
直接改名了，麒麟9系再见？

这个y轴是整体性能还是什么特定参数？如果是性能大跃进，m80估计不想卖了吧

goranger · 发表于 2026-5-25 11:09

河水发表于 2026-5-25 10:14
叠词词是对的

—— 来自 Xiaomi Redmi K20 Pro Premium Edition, Android 11, 鹅球 v3.5.99

中华民族正统在山西

关二爷 · 发表于 2026-5-25 11:10

海思片子好像是不用4

灵魂熔炉 · 发表于 2026-5-25 11:17

关二爷发表于 2026-5-25 11:10
海思片子好像是不用4

一般会跳过4，18，不过……mate40

FeteFrumoase · 发表于 2026-5-25 11:17

sellboy 发表于 2026-5-25 10:37
逻辑折叠最基本例子就是通过跳过寄存器存入过程直接送入下一轮计算来减少数据搬运。

虽然指令集里上一条 ...

这不是常规么
虽然很久没弄编译器了
但是这个在编译器优化领域算是很常见的东西

失落之翼 · 发表于 2026-5-25 11:19

作为用户只关心性能如何，好不好用，耐不耐用

tillnight · 发表于 2026-5-25 11:20

overflowal 发表于 2026-5-25 11:08
我嘞个，这密度饼画的 Re:Source

238这个水分有点大，毕竟n+3肯定不是155，但是可以推测比n+3密度提高50%左右。假如按照9030pro实际使用的密度库约102计算，大概能到160的密度，高于n4低于n3e，确实和此前传闻的今年提升水平相近（接近8e水平）

Lisylfn · 发表于 2026-5-25 11:20

平贺才人发表于 2026-5-25 10:54

大核主频终于到3.1了？这玩意今年就发总不能还是ppt吹逼吧

hgfdsa · 发表于 2026-5-25 11:21

overflowal 发表于 2026-5-25 11:08
我嘞个，这密度饼画的 Re:Source

今年的238应该已经可以量产了，后面几个小改应该也能实现，2031的400+到真是饼

sellboy · 发表于 2026-5-25 11:22

ykrank 发表于 2026-5-25 11:02
可是这个不是已经有名字叫分支预测了么？还是说有其他区别

—— 来自鹅球 v3.5.99 ...

就是用已有的技术来解释呀，这个叫做前向旁路。

找新例子，我没本事呀，看新SOC吧。

holmesjerry · 发表于 2026-5-25 11:23

这画饼画的

n+3也没有155密度啊怎么一步就跳到236了

lyzsuper · 发表于 2026-5-25 11:25

麒麟2026(暂命名)密度提升53.5% P核能效提升41% 频率提升12.7%

NB

holmesjerry · 发表于 2026-5-25 11:35

我理解不了，而且大受震撼

这姑且是反物理的，只能说出了芯片自有大儒去decap

Sza · 发表于 2026-5-25 11:35

本帖最后由 Sza 于 2026-5-25 11:39 编辑

这算是芯片逻辑计算部分的3D堆叠吗？堆叠+高主频，芯片积热靠内部铜线导出？

另外2030～2031的密度跃升就是暗示工艺突破节点？

yoki42 · 发表于 2026-5-25 11:35

昨天刚出了个叠存储的ssd新封装技术，现在连晶体管也要叠？

—— 来自鹅球 v3.5.99

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