韬（τ）定律？万物皆可叠？

(么么哒)

lost-star 发表于 2026-5-25 17:11
开发机跑几个权威芯片性能软件看看呗，大家一般只信数据

啥意思？学小米手机跑分车子跑圈？

表演系

冰寒之月 发表于 2026-5-25 19:36
目前实产的chiplet是芯片堆叠 但这几家也有真正逻辑堆叠的CFET和GAA 190楼有列出来几个 ...

其实190楼表格里的所有技术都是传统摩尔定律和后摩尔时代的常规路径，要么继续缩小晶体管（GAA/CFET），要么通过封装拼芯片（SoIC/Foveros）。而华为这套逻辑折叠的原创性在于它跳出了“要么缩小晶体管、要么拼芯片”的传统框架，直接从逻辑电路的架构层面入手，用“逻辑单元级垂直重构”实现延迟和密度的跃迁。比如190表格里说的“Foveros是真正的逻辑堆叠”，其实指的是堆叠有源逻辑芯片的die级封装技术，和华为逻辑折叠的die内逻辑单元级的电路重构，是两个完全不同层级的技术的。

holmesjerry

(么么哒) 发表于 2026-5-25 19:47
啥意思？学小米手机跑分车子跑圈？

那要不然呢。。。
大家说三星的n3比台积电差难道是看ppt么
不是看实际的cpu表现么

跑分 良率 功耗（ipc）
要不然看啥

肆拾肆

holmesjerry 发表于 2026-5-25 19:55
那要不然呢。。。
大家说三星的n3比台积电差难道是看ppt么
不是看实际的cpu表现么

不服跑个安兔兔

holmesjerry

不过仔细琢磨一下也能理解

现在能弄到的光刻机就那几台，产能也是确定的，工艺路线也是确定的，就只能在纵向上想办法了。一片叠一片的话，单层的密度还是在smic n+3到n+4的物理极限这个水平上 通过堆叠减少单片面积（要不然同等数量晶体管不堆叠估计单片面积突破天际，良率根本无法接受，达到三星n3的垃圾水平了）

ppt关键的关键还是明确华为认为euv在2030真的有戏。其他的就是在euv来之前海思总得干点什么来继续演进技术，避免一直被锁在137mm2这个水平动不了

gammatau

这不是新产品的问题，按华为自己的说法已经按这个思路做了三百种芯片了，现在只是总结一下点出下个时代的方向

不排除有炒作的成分，但话说回来我也不知道当年提出摩尔定律时候业界和大众反响是什么样的，是“哇太伟大了”还是“闹麻了还用你说”

舞以

论坛助手,iPhone

十壹

2031年节点可不是靠堆叠就能等效的吧，真就是duv商用节点？

smiths146

目前业内 最乐观的说法也只是说这个是个 工程系统的优化，反正等9月新麒麟出来 就知道成色了

关二爷

“业内”这个词，在这个话题上，名声早烂了
讨论过无数次了，真正接触这些机密的根本不会说什么
都是一群外围拿着百度和ai装专家

omnitoken

反正过几个月出产品了再说


—— 来自 鹅球 v3.3.96

舞以

我只能说华为在国内的技术公司中，灵能水平独一档。
嘲笑华为炒作和“乱取名”的基本都是麻瓜😂。
比亚迪就是个典型的反例，只能说全靠技术能力硬怼了。
华为起码给大众和业界端出来了一个euv商用之前（甚至可能不止）的技术纲领和产品蓝图，这一点说实在的挺牛逼的。
坛友总是嘲笑三哥靠做ppt升职，要我说大部分国内公司就是ppt能力太烂了。

论坛助手,iPhone

sellboy

gammatau 发表于 2026-5-25 20:33
这不是新产品的问题，按华为自己的说法已经按这个思路做了三百种芯片了，现在只是总结一下点出下个时代的方 ...

其实摩尔定律之前有一个技术上描述半导体工艺微缩和性能提升存在相关性的定律叫Dennard scaling law


至于摩尔定律，其实是基于Dennard scaling law的一种商业策略，节奏性推动工艺微缩，主动淘汰存量，给友商加压力。


而当工艺无法等比微缩的时候，Dennard scaling law就失效了，我把失效的起点定位90nm，而之后应用了HKMG后的晶体管就不再是等比微缩了，这延续了摩尔定律在晶体管密度上的演进速度，但依赖同比缩放带来的相关性的其他项目就此解耦了，新工艺不保证更快不保证更省电不保证更便宜。

秦南心

华为灵能和技术两头硬一直维持着高端地位现在神神统一口径摩尔定律才是真定律，韬定律是商业炒作可见一斑

spck

关二爷 发表于 2026-5-25 20:49
“业内”这个词，在这个话题上，名声早烂了
讨论过无数次了，真正接触这些机密的根本不会说什么
都是一群外 ...

经典戏码之发动机上的螺丝钉怠速的时候装懂哥喊药丸

—— 来自 S1Fun

舞以

秦南心 发表于 2026-5-25 20:56
华为灵能和技术两头硬一直维持着高端地位现在神神统一口径摩尔定律才是真定律，韬定律是商业炒作可见一斑 ...

如果是丰矿的炒作，那我说华为活该能卖折叠屏和各种非凡大师这么爽。
如果将来这套ppt真的能按时落地，那我说龙🐲🐲🐲！

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冰寒之月

表演系 发表于 2026-5-25 19:51
其实190楼表格里的所有技术都是传统摩尔定律和后摩尔时代的常规路径，要么继续缩小晶体管（GAA/CFET）， ...

别的比如foveros是一层逻辑+一层缓存/IO/其他功能层堆叠
华为这个是把包括逻辑在内的多种功能分两层设计 然后分别光刻在上下两块片上 之后再上下堆叠形成完整逻辑芯片

感觉理论极限是目前能做到的单层晶体管密度翻倍 但受限于上下层连接消耗散热或者缺陷啥的肯定会低于100%密度提升

冰寒之月

另外如果未来要像预印本里说的做三四层往上 那大概率不太可能三层全放混合层（中间层逻辑运算散热和层数正比 但是散热能力只和单层面积正比） 更有可能是上面两层逻辑 下面几层是缓存IO啥的

ch23

gammatau 发表于 2026-5-25 20:33
这不是新产品的问题，按华为自己的说法已经按这个思路做了三百种芯片了，现在只是总结一下点出下个时代的方 ...

思路而已，也就是凡是用了非物理缩晶体管手段提高性能的都算，麒麟2026这个采用逻辑折叠的才叫第一个生产规模验证τ 缩放

松下仓鼠

从做法上，就是在 soc 的概念上继续提高集成度，原先是 soc、内存和储存单独设计，单个可独立运行，再封装成一起，现在是在初始设计 就各种功能模块作为一个整体设计，生产时通过先进封装组合成一个整体， 设计成本更高，但走通了整个系统的收益也更高。
思路上十几年前 AMD 中道崩殂的 APU ，CPU 算力不足，就借用 gpu 的算力，不过是当时的 AMD 没能力做系统级的整合。

idoggy

gammatau 发表于 2026-5-25 20:33
这不是新产品的问题，按华为自己的说法已经按这个思路做了三百种芯片了，现在只是总结一下点出下个时代的方 ...

摩尔定律那可太早了，离大门之后说出那句内存只需要384k就够了还有20多年
这个倒是有点类似intel本世纪初做酷睿时的那套ticktock方案，你说农企甚至ibm不知道这套东西吗，就是没人力和资金去做

— from vivo V2445EA, Android 16, S1 Next Goose v3.5.99

phorcys02

冰寒之月 发表于 2026-5-25 21:02
另外如果未来要像预印本里说的做三四层往上 那大概率不太可能三层全放混合层（中间层逻辑运算散热和层数正 ...

最重要的其实就是标题说的,时间
时间决定时序. 光速有限,一周期就能走那么点
二维摊开显然不如三维好. 越紧凑时序越好cpu就越快
别的不说,把L2/L3 放近一点,  L2 能压1-2周期, L3 能压个三五周期, 别的啥都不做,可能性能就能+5%
registerfile 是不是可以做更多端口, 多个alu/fp/simd是不是可以放多层?
以前平面时代的很多限制,可能就不再是限制了.

火沙

肆拾肆 发表于 2026-5-25 19:58
不服跑个安兔兔

跑个别的也行。只要能跑就行。

vuderearth

梦眠 发表于 2026-5-25 10:26
没太懂原理，来个大手子通俗解释一下

把高速公路修成多层的

KinderJoy

灵魂熔炉 发表于 2026-5-25 11:17
一般会跳过4，18，不过……mate40

我倒是觉得纯粹是提升太多，按那个图等效密度直接提升50%了命名跨一代很合理

javamailman

搜封装相关的网页时 发现amd的mi300感觉也是这种逻辑堆叠啊 谁能科普科普和华为的有啥区别？

鸳鸳相抱

javamailman 发表于 2026-5-25 21:59
搜封装相关的网页时 发现amd的mi300感觉也是这种逻辑堆叠啊 谁能科普科普和华为的有啥区别？
...

这个的逻辑die是横向互联的，你可以理解为一层的平房，其他往上堆叠的是存储芯片

华为的是逻辑die纵向连接，你可以理解为loft

holmesjerry

javamailman 发表于 2026-5-25 21:59
搜封装相关的网页时 发现amd的mi300感觉也是这种逻辑堆叠啊 谁能科普科普和华为的有啥区别？
...

没有实际的芯片就没讨论的基础，论文预印本写的比较概念化

反正等几个月应该就有芯片的 12月末之前肯定能看出来是怎么回事

javamailman

鸳鸳相抱 发表于 2026-5-25 22:14
这个的逻辑die是横向互联的，你可以理解为一层的平房，华为的是逻辑die纵向连接，你可以理解为loft ...

但是他图里面的xcd和iod都是逻辑芯片，而不是存储，存储是旁边的hbm，这两个逻辑芯片之间也是上下有线来走互联的啊  而不是各干各的 这个不能理解是纵向通讯吗 ？ 还是说华为的是在同一个封装die内完成的？

Sza

javamailman 发表于 2026-5-25 21:59
搜封装相关的网页时 发现amd的mi300感觉也是这种逻辑堆叠啊 谁能科普科普和华为的有啥区别？
...

如果按华为定义的“逻辑折叠”来做，这图里的xcd就会是分成上下两颗die生产然后键合，其他需要更低延迟的模块也一样可以折叠

javamailman

Sza 发表于 2026-5-25 22:21
如果按华为定义的“逻辑折叠”来做，这图里的xcd就会是分成上下两颗die生产然后键合，其他需要更低延迟的 ...

那可以理解成把一个xcd的gpu core拆成更多更小颗粒度的die，然后堆叠的层数更高？

thisism

商业营销会营销几个月后出来见大众的东西？

logiccat

lyzsuper 发表于 2026-5-25 10:28
DUV仙人,这个名字好

首先，仙人得是你放着高级的技术或者设备不用，选择用低级低效的方式表演式的完成很简单的工作
其次，华子是真没EUV用，有EUV也不至于把DUV玩出花来。

cube

javamailman 发表于 2026-5-25 22:22
那可以理解成把一个xcd的gpu core拆成更多更小颗粒度的die，然后堆叠的层数更高？  ...

不只是堆叠层数的问题，而是不同层之间可以互通，从而把整个链路的延迟降低。

IIIIIlllllIIIII

热力学第一定律。。。不存在了。。。

— from motorola XT2603-1, Android 16, S1 Next Goose v3.5.99

javamailman

cube 发表于 2026-5-25 22:25
不只是堆叠层数的问题，而是不同层之间可以互通，从而把整个链路的延迟降低。 ...

但是amd上面的那个图，xcd的core die和iod的io die 也是有tsv通孔互联的，我猜也是某种总线接口，你说的华为这个互通，是层数更多，tsv更密是吗？ 比如我堆叠1.2.3.4层，tsv不仅是1.2之间连接，还可以1.3，1.4，1.3.4这样的连接是吗

舞以

核心取舍点感觉还是散热问题，感觉良率得牺牲不少，但是如果现在的“成熟”工艺良率可以接受，那么拿来搓高性能逻辑芯片也是可以接受，反正出货量大，嗯造。

论坛助手,iPhone

坏掉了

在国产EUV搞定之前的权宜之计，把逻辑IC设计能力搞上去，做IPC最高的ARMv8处理器

vuderearth

javamailman 发表于 2026-5-25 21:59
搜封装相关的网页时 发现amd的mi300感觉也是这种逻辑堆叠啊 谁能科普科普和华为的有啥区别？
...

区别大概是，amd这是建的楼房，还是一层一层的思路。
华为建的是丰巢，完全用3d化设计思维了。

cube

javamailman 发表于 2026-5-25 22:28
但是amd上面的那个图，xcd的core die和iod的io die 也是有tsv通孔互联的，我猜也是某种总线接口，你说的 ...

我还没仔细看论文，所以没法很准确的回答你这个问题。但是大体上应该就是通讯的界面可以横着切竖着切平着切的意思。