韬（τ）定律？万物皆可叠？

舞以

感觉挺有道理的

—— 来自 S1Fun

鲁邦三世1

舞以 发表于 2026-5-26 19:56
感觉挺有道理的

—— 来自 S1Fun

之前发布会上华为自己想讲点麒麟相关的事都不让，但这次第一时间人民日报等直接全网推送可见一斑


再结合5/8领导视察上海秋练湖就明了了


—— 来自 HUAWEI MLR-AL10, Android 12, 鹅球 v3.5.99-alpha

水原薰

这不一眼是上面的意思，华子要是能做主怎么可能在618砸自己手机的盘子，现在这么一搞不刚需换手机的都会放弃m80等m90了

asikies

那我puraxmax是不是可以等明年再买了？

鲁邦三世1

asikies 发表于 2026-5-26 20:08
那我puraxmax是不是可以等明年再买了？

你要看ppt数据2027年的mate更好，那大阔折叠就到28年了

—— 来自 鹅球 v3.5.99-alpha

孤舟垂钓

说白了跟在别人身后追，遇到瓶颈就容易卡住。

换条前人没走过的路，也许会发现是一条近路呢，自己也就成了前人。

条条大道通罗马，拿出产品比画什么大饼都重要。华为之所以能活下来，不是因为他会做ppt，而是他的技术积累，以及mate60的诞生突破了美国人的想象。

victorzl

Sza 发表于 2026-5-26 15:28
直播开始讲散热了。

来晚了没看到直播,好像也没有录播?
这个演讲的题目叫什么? 回头我再搜搜.

根据现在我找到的信息来看好像是:
将逻辑直接在两层上进行P&R
然后分别生产再叠起来?

解决散热还是传统打法,通过分区隔离热点等办法针对热点进行优化?

总体看来应该是自己搞了EDA?

希望看了直播的大佬不吝赐教,感谢!

Vneeto

虽然看不懂，但这是条开拓创新的尝试，做成了对全世界的突破也是大好事，当然首先吃好的是我们，这还是没理由不支持不期待的。

Sza

victorzl 发表于 2026-5-26 20:21
来晚了没看到直播,好像也没有录播?
这个演讲的题目叫什么? 回头我再搜搜.

技术上和你说的差不多。
目前没录像，我录了一部分，但是太零碎了中间有缺失片段，所以不打算上传。等看看过几天有没有人发录像吧。我漏掉的截图有些在nga和贴吧有人截了
https://tieba.baidu.com/p/10745860395
https://bbs.nga.cn/read.php?tid=46859118

另外我记得黄fellow好像说混合键合大概有五千多万个触点，这应该对改善导热也有帮助，因为应该是铜触点的低温键合工艺吧？


补充：我找到了这场论坛在ieee2026网站上的的简介：
Industry Forum II: Charting the Next Era of Semiconductors

https://2026.ieee-iscas.org/program/Industry-Forum-II.html

Sza

victorzl 发表于 2026-5-26 20:21
来晚了没看到直播,好像也没有录播?
这个演讲的题目叫什么? 回头我再搜搜.

我更新了刚刚的回答，你看一下补充的内容

victorzl

Sza 发表于 2026-5-26 20:31
技术上和你说的差不多。
目前没录像，我录了一部分，但是太零碎了中间有缺失片段，所以不打算上传。等看看 ...

十分感谢.
快速的搜了一下好像目前还没有.
只能等等了.

想了想,它本身自带的缩短互联可能对热效率也有帮助.
就是良率上感觉好像挑战很大啊
虽然每个die变小应该有助于提升良率
但它这个好像没有办法测单个die? 时钟好像都在上层.
感觉要拼起来才能测.

hgfdsa

水原薰 发表于 2026-5-26 20:05
这不一眼是上面的意思，华子要是能做主怎么可能在618砸自己手机的盘子，现在这么一搞不刚需换手机的都会放 ...

猜一个mate90用9030，90pro 90pm缺货到明年

ycjiang1337

浪子龙飞z 发表于 2026-5-26 19:43
你这吹得也太过了吧
感觉华为这套方法论其实在目前业界都有在探索的，只不过都是在相对独立领域
看完各方 ...

倒不是全面落后，只不过他们早晚也要走这条路，躲不过去，而他们有EUV的结果就是现在没办法启动。

舞以

victorzl 发表于 2026-5-26 21:03
十分感谢.
快速的搜了一下好像目前还没有.
只能等等了.

说是海思的实验结果是键合本身反而没有带来良率问题，反而因为减小了单die面积提升了良率。
如果是真的的话，简直就是魔法了。

论坛助手,iPhone

goranger

听你们的讨论就感觉造出来了3d打印光刻机

论坛助手,iPhone

Sza

victorzl 发表于 2026-5-26 21:03
十分感谢.
快速的搜了一下好像目前还没有.
只能等等了.

说不定明天有人发完整录像，尤其是官方。这也是我不打算发自己碎片录像的原因。

我先说一下今天下午主题演讲的顺序（369楼ieee2026网站里也写了）先是开场，然后麒麟首席黄勇fellow（大概是这个中文名和职位），再是鲲鹏架构师夏晶，最后是海思首席科学家廖恒和几个专家聊天讨论。

良率的问题。负责麒麟的黄勇说了一下，我视频片段没录全，我录到的片段他说：

“（前面录像缺失）...高良率高效率的折叠工艺 引入的良率损失我们做到了几乎可以忽略。第三，结合良率友好的设计并充分利用上下层die它各自的工艺优势，可以获得相对于2d方案的良率和成本收益。实际产品表明，相比2D方案，逻辑折叠可以获得良好的成本收益 ”

这里我的理解是：
1.对于“良率损失几乎可以忽略”，在《A Time Scaling Theory for Multi-Layer Electronic Systems》 中提到“• Yield: ~100% with smart redundancy”，也就是混合键合工艺的良率非常高
原文链接：https://chinaxiv.org/abs/202605.00224
2.“良率友好的设计”可以参考 ：知乎答主NavisLee的回答中关于SkyClock的部分。
原文链接：https://www.zhihu.com/question/2042176040638707165/answer/2042223757234802931
3.“各自的工艺优势”意思是逻辑折叠的die不一定都得用n+3，可以用n+2或n+1（41楼坛友也贴过中信建投相关的小道消息），还一个证据是后面夏晶演讲提到鲲鹏950 3D Super CPU工艺比麒麟老一代（他在解释为什么晶体管密度只有130MTr/mm²时说的，一个原因是何总的计算方法和实际产品实现的差异，另一个就是鲲鹏工艺老一代）

这里我只放截图，没字幕。
补充：也不一定只是n+1/n+2/n+3的区别，工艺上应该还有很多区别，我记得至少还有高密度库和性能库什么的。
4.“相比2D方案”这个比较耐人寻味，这里提到的2D方案是什么，是同工艺下更大面积的芯片，还是曝光次数更多的“n+4”之类的工艺，或者是n+2或n+1折叠后对比n+3，还是拿台积电三星的euv代工价格对比同密度国产折叠工艺成本？

鲲鹏夏晶在他的问答环节回答了关于测试和损坏的问题，大概意思是：
1.手机等终端芯片和数据中心芯片不同，数据中心芯片可以屏蔽坏核心，设计思路不同。（补充我的见解：终端芯片也能屏蔽坏核心，然后分不同级别装到不同设备上，但容错率比数据中心芯片低）
2.测试需要业界一起努力。在折叠前就要做测试，而不是之后测试。折之前测最麻烦的一个点就是bonding pitch（键合间距）变小后怎么在那个铜（触点）上做测试。

med

大概率就是逻辑芯片堆叠

andychen

游客 220.181.3.x 发表于 2026-5-25 16:38
这是把两条不同的路线强行拉一起放在一个概念下解释，实际两边尿不到一壶

手机SOC路线，确实可以通过多层 ...

我看完也是这个印象

不过东西应该还是可以的，毕竟AI芯片这边我们已经铁了心不要外面的货了

不过这么多层的垂直封装，还是老生常谈的产能疑虑问题

临界点

https://www.ithome.com/0/955/623.htm
华为“韬定律”逻辑折叠芯片设计公布，北大团队火速官宣“真 3D”EDA 工具原型

华蝶风雪

Sza 发表于 2026-5-26 21:56
说不定明天有人发完整录像，尤其是官方。这也是我不打算发自己碎片录像的原因。

我先说一下今天下午主题 ...

2d方案就是最原始的互联形式吧，这怎么看也全是先进封装的事，这块各家都是在持续迭代的
平时工艺、设计一般分开各讲各的，毕竟搞设计生产分离，华为这整合了谈
以前好像没人会把先进封装这块跟晶体管密度联系起来，感觉怪怪的

Sza

华蝶风雪 发表于 2026-5-27 01:12
2d方案就是最原始的互联形式吧，这怎么看也全是先进封装的事，这块各家都是在持续迭代的
平时工艺、设计 ...

对，不论是韬定律还是逻辑折叠，其实行业都在做类似的事。华为由于拿不到最好的设备和材料，想要获得提升只能比别家更积极推动其他领域，比如协同优化、先进封装。我看他家的nand存储用的DoB技术也是封装上想办法。

对于你说的先进封装和晶体管密度的事，你是不是觉得不合理？但我感觉是既然逻辑折叠确实增加了晶体管密度，同时也确实能提高性能、提高能效，甚至降低成本，看起来像鸭叫起来像鸭走起路来像鸭，那按鸭的标准描述它也不是不行。不过“如何准确计算逻辑折叠的等效密度，以便于和平面工艺比较”确实是一个问题。

巨魔已被忠诚

首先是传统模式发展到头了，边际递减效应，大厂也都在寻找新的，气氛到这里了。
然后菊花被制裁完全拿不到EUV，被堵死方向，那么没办法相当于提前投入到下一代方案，提早上路。
这次的就是提出了一个新的有实现价值的解决方案，并且明确出产品。

以前就是大力出奇迹，通过更小尺寸提供封装密度来提升性能，逻辑功能的局部极限未必可以做到整体最优。
随着制程逼近物理极限，芯片内部通讯延时和其他损耗占比越来越高，很多设计上并不是处理计算问题本身，而是为了避免物理现象造成问题。
之后是在架构和设计上面优化，不再单纯追求制程，做到等效计算时间更短。


我更感兴趣他怎么处理时钟同步的，这样架构肯定有些逻辑模块算的快，有些算的慢，而且信号衰减、物理距离不可忽略。让快的等慢的完全是浪费。

martinoy

感觉很厉害，但是工作确实很多，不知道最后实现出来是什么效果。如果真的能做出来，那确实打破了现在的半导体范式。

— from samsung SM-S911U1, Android 16, S1 Next Goose v3.5.99

鲁邦三世1

巨魔已被忠诚 发表于 2026-5-27 02:46
首先是传统模式发展到头了，边际递减效应，大厂也都在寻找新的，气氛到这里了。
然后菊花被制裁完全拿不到E ...

时钟同步演讲的时候提过一嘴

—— 来自 鹅球 v3.5.99-alpha

巨魔已被忠诚

对了，虽然效果肯定是没有7nm以下的意义大，
就是在14nm往上的成熟制程芯片是不是用新架构提升封装密度等效提升性能呢，也是有遐想空间的。