龙芯发布3D5000

Lucario

龙芯中科透露了它的最新处理器 3D5000，基于 LoongArch 架构，支持 32 个核心。3D5000 利用 chiplet 技术组合了两个 16 核 3C5000 处理器。新芯片 L3 缓存 64MB，支持八通道 DDR4-3200 ECC 内存传输率能达到 50GB/s，有 5 个 HyperTransport 3.0 IO 接口。TDP 为 300 瓦，正常运行 150 瓦左右，主频 2GHz。对于 3D5000 CPU 的性能，龙芯中科称 SPEC2006 得分 425，双精度 64 位下 1 TeraFLOP。




https://www.bilibili.com/video/BV1Xj411c7Kx

0WHan0

居然是LGA封装了，什么时候下放到3A系列

Lucario

lvseqiji 发表于 2023-4-12 13:58
pcie都不支持，闹着玩呢

—— 来自 Sony XQ-BQ72, Android 13上的 S1Next-鹅版 v2.5.2-play ...

用的是HyperTransport总线，能桥接出PCIE的

phorcys02

lvseqiji 发表于 2023-4-12 13:58
pcie都不支持，闹着玩呢

—— 来自 Sony XQ-BQ72, Android 13上的 S1Next-鹅版 v2.5.2-play ...

逗呢，intel 用dmi/qpi  amd用 ht/if  所以他们都没PCI-e对吧？
一块7a2000的主板  32通道PCI-e gen3
两块7a2000的主板  64通道PCI-e gen3

这个翟鹫栀

网上关于chiplet工艺的消息好少，查了一下只知道芯动科技的innolink是跨工艺的协议，到底有没有除了它以外的公司用也不知道，风华一号只知道是12nm，核心谁代工也不知道，除了台积电的lipincon还有哪些方案也没公布
龙芯这个找谁代工也看不出来

—— 来自 vivo V2207A, Android 13上的 S1Next-鹅版 v2.5.2

zinelune

我不懂，你们就说等于几代I**

—— 来自 OnePlus KB2000, Android 13上的 S1Next-鹅版 v2.5.4

Processed

zinelune 发表于 2023-4-12 16:48
我不懂，你们就说等于几代I**

—— 来自 OnePlus KB2000, Android 13上的 S1Next-鹅版 v2.5.4 ...

这个规模和算力，已经是对标至强或者EPYC这个级别的服务器U了

月亮上的珊瑚

是X86指令集的架构吗，将来有没有可能在上面跑Windows

whzfjd

spec 不是都出 2017 了吗

dentioner

广博不精 发表于 2023-4-12 17:27
不是，是基于MIPS自己改的他们说可以把x86转译成自己的指令集后运行x86程序，不过好像效率还不让人满意
...

严格来说是loongarch，楼主也写出来了，和以前用的魔改mips不一样

phorcys02

Processed 发表于 2023-4-12 17:08
这个规模和算力，已经是对标至强或者EYPC这个级别的服务器U了

已经可以摸摸epyc 7601的屁股了
下一代3d6000 估计可以超过7502 摸摸 7543的屁股

猫熊爱

明年出6000

penrynx2

Processed 发表于 2023-4-12 17:08
这个规模和算力，已经是对标至强或者EPYC这个级别的服务器U了

看spec分数大约相当于苹果m2吧

phorcys02

penrynx2 发表于 2023-4-13 15:29
看spec分数大约相当于苹果m2吧

差很多，m2 只有8核心

实际观察发现，服务器cpu都相对好追

皇冠上的明珠，其实是臭打游戏用的 顶级 i9 r9
这俩真是充满了人类尖端科技核和奇淫巧计

0WHan0

phorcys02 发表于 2023-4-14 02:56
差很多，m2 只有8核心

实际观察发现，服务器cpu都相对好追

i9 r9不就是特化单核性能无视能耗狠加压往死里拉频率吗，真要说功能是不如同代企业级产品多的

penrynx2

phorcys02 发表于 2023-4-14 02:56
差很多，m2 只有8核心

实际观察发现，服务器cpu都相对好追

8核心的分数跟这个差不多，m2每个大核大约80分，每个小核大约30分

abc12354a

chiplet通俗理解我觉得是两个完整的die能通过一个提前设计好的接口高速传输数据，至于和nvlink这种的区别在哪，我感觉应该是集成度更高？

—— 来自 S1Fun

izumis1

abc12354a 发表于 2023-4-14 09:35
chiplet通俗理解我觉得是两个完整的die能通过一个提前设计好的接口高速传输数据，至于和nvlink这种的区别在 ...

优点是制造成本低，更容易做更多的核心，近些年AMD的EPYC核心数暴杀Intel就是这个原因

—— 来自 HUAWEI NOH-AN00, Android 12上的 S1Next-鹅版 v2.1.2

phorcys02

0WHan0 发表于 2023-4-14 03:01
i9 r9不就是特化单核性能无视能耗狠加压往死里拉频率吗，真要说功能是不如同代企业级产品多的

...

"无视能耗，狠加频率“ 这也是技术啊

cpu能 到5gHz+，充满了工艺的奇淫巧计
都是真金白银流片换来的经验

核心设计方面国内追的非常快，这一块目前看是差的最多的

phorcys02

penrynx2 发表于 2023-4-14 04:59
8核心的分数跟这个差不多，m2每个大核大约80分，每个小核大约30分

3d5000 同核心架构的 3a5000， 2.5GHz，单核只有 27分左右
3d5000核心频率只有2.0GHz，单核估计20分出头

penrynx2

phorcys02 发表于 2023-4-14 12:08
3d5000 同核心架构的 3a5000， 2.5GHz，单核只有 27分左右
3d5000核心频率只有2.0GHz，单核估计20分出头 ...

对啊，所以32核的成绩跟m2的4+4差不多

苇原雪道

abc12354a 发表于 2023-4-14 09:35
chiplet通俗理解我觉得是两个完整的die能通过一个提前设计好的接口高速传输数据，至于和nvlink这种的区别在 ...

nvlink带宽远低于chiplet带宽，毕竟一个是跨芯片一个是封装内两个die。

高分高能EPYC

查了下HT 3.0接口才相当于PCIE2.0，好像有点拉胯啊，而且也没写支不支持PCIE，那怎么接GPU，网卡，HBA卡之类的外设呢

华蝶风雪

高分高能EPYC 发表于 2023-4-15 23:49
查了下HT 3.0接口才相当于PCIE2.0，好像有点拉胯啊，而且也没写支不支持PCIE，那怎么接GPU，网卡，H ...

外接就行，以前cpu也没内置pcie
HT3.0相当pcie4、5之间了

acalephs

abc12354a 发表于 2023-4-13 17:35
chiplet通俗理解我觉得是两个完整的die能通过一个提前设计好的接口高速传输数据，至于和nvlink这种的区别在 ...

chiplet主要是先进封装，把多个die放在一个interposer基板上直接互联，不经过PCB。
好处是信道极短，干扰很小，延时也短，通信开销远小于传统PCB总线。

acalephs

高分高能EPYC 发表于 2023-4-15 07:49
查了下HT 3.0接口才相当于PCIE2.0，好像有点拉胯啊，而且也没写支不支持PCIE，那怎么接GPU，网卡，H ...

通过南北桥啊，总线转接就是南北桥的传统工作啊，只是现在的桌面CPU已经把北桥的活抢光了，都开始抢南桥的了

高分高能EPYC

acalephs 发表于 2023-4-16 08:04
通过南北桥啊，总线转接就是南北桥的传统工作啊，只是现在的桌面CPU已经把北桥的活抢光了，都开始抢南桥 ...

好吧，忘记还有南北桥这茬了，抢活这块AMD的CPU已经走完了，服务器就没chipset

twy_2000

华蝶风雪 发表于 2023-4-16 00:59
外接就行，以前cpu也没内置pcie
HT3.0相当pcie4、5之间了

你在说什么？

HT3.0就是以前amd的cpu和北桥通信的通道，类比intel的FSB和QPI，带宽只有5200MT每秒。折算一下是单向20GB，双向40GB。最关键这东西最大这么多，不能多路。

PCIE3.0虽然1倍速只有1GB每秒，但是最高有16路，单向16GB，双向32GB。
一个服务器cpu有48路pcie3.0，也就是总带宽有单向48GB，双向96GB。

twy_2000

华蝶风雪 发表于 2023-4-16 00:59
外接就行，以前cpu也没内置pcie
HT3.0相当pcie4、5之间了

你这个以前是多久啊，amd推土机fx8350都有32条pcie 2.0了。

twy_2000

高分高能EPYC 发表于 2023-4-15 23:49
查了下HT 3.0接口才相当于PCIE2.0，好像有点拉胯啊，而且也没写支不支持PCIE，那怎么接GPU，网卡，H ...

HT3.0就是以前amd和北桥通信的总线，类似QPI还有FSB。

因为以前的处理器（酷睿之前的）没有内嵌pcie控制器，只能通HT或者FSB连接北桥芯片，然后北桥在通过PCIE和外部设备连接。

现在的处理器都内置PCIE控制器了，不需要这个了。（intel奔腾4时代更惨，处理器没有内置内存控制器，连访问ddr内存都需要走FSB转接北桥，慢的很）

华蝶风雪

twy_2000 发表于 2023-4-16 19:44
你在说什么？

HT3.0就是以前amd的cpu和北桥通信的通道，类比intel的FSB和QPI，带宽只有5200MT每秒。折算 ...

怎么就不能多路，只不过其它的拿来作互联用了
想想pcie也有没用过的x32，ht的32bit好像也没见有用过，那还是算pcie2.0水平吧

phorcys02

twy_2000 发表于 2023-4-16 19:44
你在说什么？

HT3.0就是以前amd的cpu和北桥通信的通道，类比intel的FSB和QPI，带宽只有5200MT每秒。折算 ...

不，龙芯的写作 HT3.0，但是工作在3.2GHz。

9.5 接口电气特性
9.5.1 HyperTransport 接口
HT 接口兼容 HT1.0 与 HT3.0。频率范围为 200MHz – 3200MHz。支持 DC、AC 两种工作
模式。
HT1.0 的工作频率为 200 - 800MHz，符合 HT1.03a 协议规范。
HT3.0 的工作频率为 1000 – 3200MHz，符合 HT3.0 协议规范。

另外其实一组core有 四组 HT接口  ht0 ht1 ht2 ht3，  一般ht1 ht2 ht3都用于片间互联，单cpu的系统，那 ht1 ht2 ht3一般就空着
你想要都连上7a2000之类的IO也没问题，不过没厂商这么干
实际上3C5000就可以接两块 7a2000，实现IO翻倍，但板子没需求，卖不出去
卖的都是接一块7a2000，32x PCI-e 3.0 的,

twy_2000

phorcys02 发表于 2023-4-17 12:24
不，龙芯的写作 HT3.0，但是工作在3.2GHz

3.2G就是单向25.6，双向51.2。也就这样了。对于现在的服务器来说是不够的。

twy_2000

华蝶风雪 发表于 2023-4-16 22:20
怎么就不能多路，只不过其它的拿来作互联用了
想想pcie也有没用过的x32，ht的32bit好像也没见有用过，那还 ...

我说的不能多路就是不能叠加，灵活分配。pcie这点很强。

其实国产处理器（龙芯，兆芯，飞腾）大部分有类似的问题。我记得飞腾多cpu走的是pcie总线，导致他的服务器pcie通道也没几条。外接设备数目有限。

phorcys02

twy_2000 发表于 2023-4-17 12:26
3.2G就是单向25.6，双向51.2。也就这样了。对于现在的服务器来说是不够的。 ...

我更新了下回帖，其实龙芯有做 两块7a2000 ， 支持64x PCI-e3.0的板子

但是一块都没卖出去

phorcys02

twy_2000 发表于 2023-4-17 12:29
我说的不能多路就是不能叠加，灵活分配。pcie这点很强。

其实国产处理器（龙芯，兆芯，飞腾）大部分有类 ...

啥叫“叠加”？PCI-e最高商用规格 x16， x32只在纸面上见过
你想要多条，只要提供多个通道就ok了吧

龙芯一个CPU至少4路HT总线，一般只要一路接一个桥片就能满足需求。
如果你是特定需求需要极大IO，那么找龙芯定制板子，多CPU系统接多个桥片就行了

但是这玩意受限于内存带宽，3a5000这代的内存控制器还比较拉跨，跑不满DDR4-3200
你四路8通道内存 3c5000/3d5000，带宽也就60-70G
下一代3a6000系列，内存控制器改进了，能跑到DDR4-3200物理极限的90%
估计到时候才能满足单机器  百GB+ IO的需求