工具
精华
|
战斗力 鹅
|
回帖 0
注册时间 2025-11-5
|
Kirin 9030 Pro 資訊
一. 製成和Techinsight原文
作為這次Decap的來源Techinsight很清楚地在文章講明了, 9030相比9020是有意義的密度提升, 但是仍比目前產業界的5nm有一段距離。Techinsight 在詳細的文章中指出, 他們認為9030比較像是產業界的6nm。
詳細的比較可以看表一。
如果與台積電的密度比較的話, 大致上可以說9030是一款5.7~5.8nm (SRAM~Logic) 晶片, 當然開心一點也有的人可以自己8捨2入 自動進位成 5nm XD
二. SMIC N+3 / 9030技術特點
SMIC N+2/ N+3詳細製成比較在表二, 較引人注意的是 (1) M0 很激進的縮小, (2) Gate pitch (CPP) 相較其他節點較緩慢的微縮。
其中M0來到了全DUV製成前無古人的30nm pitch (詳細請見上一篇M0和Intel 3/4 30nm pitch的介紹), 可以說以"真實量產"的角度來說N+3創下了全DUV製成的第一。另外也要特別明說, N+2到N+3 M0的微縮不是僅僅40-->30nm。
實際上N+2雖然Techinsight拉出40nm的track pitch, 但實際上你如果有看過Techinsight之前針對N+2的量測, 他的M0 pitch其實不是固定的, Techinsight是拉到最小有40nm, 因而標註M0 pitch是40nm。實際上如果採多根平均如圖二所整理, N+2的M0應該是到44nm。然而這次Techinsight 在N+3是拉4根track長度, 得到120nm數值, 因此得到M0 pitch是30nm, 所以實際上N+2到N+3的提升不僅僅只是40到30nm而已。
然而, 我們在CPP看到N+3仍停留在57nm, 這與我之前所說MEOL的問題 (http://t.cn/AXUy5t4f ), 這個部分的落後與曝光機沒有必要性相關, 可以看圖四個家大廠在CPP的微縮演進和DUV/ EUV製成, 其實是沒有相關性的。(當然EUV可以讓MEOL的CD/SP控制更好, 但SMIC目前的CPP尺寸限制我感覺更多是中段金屬工藝或其他製程所受限。
二. N+3 Next?
這次N+3有個特點, M0 微縮得很激進, 到了產業5nm附近水準, 然而Cell height跟不上, 所以只有微縮到228nm, 這部分跟FEOL的縮小限制有關 (也可能是因為MEOL某些製程能力導致FEOL無法縮那麼小, 就不細講了) 。
但是由於目前N+3的30nm M0 pitch, 目前在228nm cell height下是塞入了5根track, 這代表SMIC的BEOL已經可以在不增加難度keep在30nm pitch情況下, 只要FEOL的微縮以後有跟得上, 是可以藉由將M0 track減少到最小的4根, 是cell height微縮到198nm。
因此針對未來的路線, 我猜明年市面產品應該是N+3的良率改良版, 但是2027-2028產品也許有機會看到N+4 (2026 risk run), 尺寸考量到Gate pitch目前SMIC的微縮困難, G54H198 (密度137.8)應該是有機會的。
再配合剛剛的EUV消息 (http://t.cn/AXUCgDEV ), 製程演進判斷我覺得是:
2027-2028 DUV版 N+4 （用於2028-2029市面產品） —>2028 EUV版N+4 (2029市面晶片用到） —>2030 EUV版N+5 or 3nm晶片
|
|
楼主: Ncr110
沪公网安备 31010702007642号 )
发表于 2025-12-2 15:19
不知道，不玩手游，而且我的手机还没到货
