也就是说可能目前台积电的工艺就已经是堆叠的成果？
https://p.sda1.dev/32/42dfdf16ba42cd5ec06f00edcc7bddfa/image.jpghttps://p.sda1.dev/32/223a918b1659707232effff0e160aa08/image.jpg 别管广告、看疗效。单核面积和能效是工艺和cpu设计最严厉的母亲。 以前这类等效7nm，等效5nm的堆叠，是没个定律去归纳的 本帖最后由 mitzvah 于 2026-5-31 10:52 编辑
b200因为B台积电 CoWoS-L 封装的有机层膨胀系数不匹配已经重新流片了，老芯片想当年的xbox360那样会随着热循环的次数积累自行变形报废。
以后的rubin等芯片热密度更高，热膨胀系数问题就是无解的
你认为呢
拿货出来卖才是硬道理 散热问题，除非你能快速把内部热量导出，否则散热能力和面积成正比吧，但发热可是和体积成正比的 或者以后把芯片做成镂空的？这样表面积可以大很多 蜇灵 发表于 2026-5-31 11:26
或者以后把芯片做成镂空的？这样表面积可以大很多
不如直接堆叠水冷层或者半导体制冷层 zxdrtyhn 发表于 2026-5-31 10:38
以前这类等效7nm，等效5nm的堆叠，是没个定律去归纳的
22nm以下都是等效，你在说什么。
从finfet开始芯片工艺标注的线宽就不是物理意义上的了。 tillnight 发表于 2026-5-31 12:21
22nm以下都是等效，你在说什么。
从finfet开始芯片工艺标注的线宽就不是物理意义上的了。 ...
他是这个“等效多少nm”没有统一换算标准的意思 本帖最后由 临界点 于 2026-5-31 13:30 编辑
反正到现在为止都跟他后面说的那样，只能算是利用了Z轴的空间，并不算是立体的，立体的EDA也得重新设计，不是台积电能搞定的 本帖最后由 xing7673 于 2026-5-31 13:33 编辑
他也说不知道能不能成功，
目前公开的最先进的SoIC也只能做到IP堆叠
另外制程越先进，堆叠越难。
按照他们现在一边要满足市场需求，一边要做技术迭代，时间节奏紧张的情况下，应该是没什么余裕去做这种高风险堆叠的技术
其实看同样功耗下的算力就行 没必要纠结宣传出来是多少nm
台积电SoIC确实早就在做堆叠了 不过目前出货的x3d缓存最先进也就混合键合最小间距6um
华为是宣称自己做到了2um 反正你媲美多少制程的技术，就和哪个制程比性能呗，差距百分之10以内就算ok，现在天天各种科普都烦了。 早说过那个什么依旧就是屎上雕花 Re:Source 本帖最后由 TuzDoDez 于 2026-5-31 16:28 编辑
1. 什么22年还林本坚带台积电啊，林本坚16年就退休去台湾清华了，最多是在学校还在和台积电合作。21年他在台湾清华当院长了，天天忙着学院的事。
2. 多层氧化层是啥？哪个工艺没有多层氧化层的？看他那回复多半是在说还遥遥无期的cfet，25年才在研究机构跑通单器件，28到30年台积能开始启动早期导入就不错了。 立体和堆叠技术差太多了
—— 来自 鹅球 v3.5.99 关键还是成本啊 现在成本越来越高 很难到手算力翻倍的同时 成本还不变
—— 来自 vivo V2454DA, Android 16上的 S1Next-鹅版 v2.5.2 冰寒之月 发表于 2026-5-31 13:39
其实看同样功耗下的算力就行 没必要纠结宣传出来是多少nm
台积电SoIC确实早就在做堆叠了 不过目前出货的x3 ...
不是1.5以下？ 浪子龙飞z 发表于 2026-5-31 18:05
不是1.5以下？
原文写的是sub-2um
具体版本麒麟2026是1.5um
今年还没到sub-1.5um 反正比台积电领先不少 立方体是散热末日，所以为什么不把芯片做成立方体海绵呢？
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