本帖最后由 Sza 于 2026-9-4 21:58 编辑
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华为的 τ 芯片本该熔化？
摘要
散热是人们对 τ 缩放定律最尖锐的担忧。τ 缩放定律是华为“折叠硅”背后的时间缩放原理，名称取自它力图缩短的延迟 τ（Tau，中文写作“韬”）。我们对麒麟芯片的测量结果却将这一质疑彻底反转。原因是每个通勤者都明白的道理：在芯片上，就像在一个工作日里一样，消耗大部分能量的是奔波赶路，而不是伏案工作。
关键词
LogicFolding、τ 缩放定律、3D 集成、混合键合、低功耗设计、系统-技术协同优化。
如果问一百位芯片工程师，哪项技术对行业未来最重要，很多人会回答：3D 集成，也就是将裸片层层堆叠，从而增加一个系统可使用的硅面积。如果再问任何一位经验丰富的芯片工程师，什么会扼杀 3D 集成，你几乎总会听到同一个词：热。
这种推理听起来如同自然定律。把有源晶体管堆在有源晶体管之上，在每平方毫米内塞入更多器件，再把整个系统封装进紧凑的移动设备，结果似乎不可避免。功率转化为热量；热量困在狭小空间内会使温度升高；温度超过极限，就会触发降频、降低可靠性，并最终烧毁芯片。按照这种逻辑，折叠得越密，发热就越严重；折叠得越激进，也就越快撞上极限。
华为不能坐等这一争论自行尘埃落定。由于无法获得让竞争对手继续缩小晶体管的工具，公司必须打破这一循环，而且必须比任何人都更早做到。因此，华为不再缩放空间，也就是不再依赖缩小晶体管的线性尺寸，而是开始缩放时间：信号通过芯片关键路径所需的特征延迟。这个延迟记作 τ，读作 tau，中文写作“韬”；τ 缩放定律旨在一代又一代地降低 τ [1]。压缩这一延迟的旗舰技术称为 LogicFolding：将原本铺展在平面上的电路折叠成垂直堆叠的多层结构，各层之间通过微小的垂直连接桥接，从而缩短信号的传输距离。
从一开始，τ 就被构想为一条电子系统定律，而非某种器件技巧：时间可以在器件、电路、芯片和系统的每个层级上被压缩。LogicFolding 是这一框架中的一种技术，作用于电路和芯片层级。这个区别非常重要，因为业界一直在忽视它。晶体管问世后不久，另一项同样影响深远的发明随之出现，那就是集成电路。然而，人们仍把半导体进步讲述成更优晶体管的故事，仿佛由数十亿个晶体管集成而成的电路只是附带产物。对 τ 缩放的认识也继承了这一盲点：怀疑者看到 τ 芯片中还是同样的晶体管，便断定没有任何根本性变化。下文的证据将说明他们为何错了。
2026 年 5 月，LogicFolding 首次在 IEEE 国际电路与系统研讨会（ISCAS）上公开展示时，会场内充满质疑。其中最尖锐的反对意见直指热，热，还是热。
这种逻辑只有一个问题。对真实硅片，也就是计划于本月上市的麒麟 2026 进行测量后，结果恰恰相反。该芯片每平方毫米的晶体管数量比上一代高出 55%，某些关键任务的功耗降幅最高达到 66%，但运行温度反而更低。下文将解释其中原因，以及为什么 LogicFolding 和 τ 缩放定律会在很长一段未来中推动华为，乃至很可能推动其他公司继续前进。
I. 什么是 LogicFolding？
摩尔定律推动计算产业以及许多其他行业走过了漫长历程，但它始终依赖一个技巧：几何缩放 [2]、[3]。把晶体管做得更小，芯片就能同时变得更快、更节能。十多年前，这一技巧开始失效。对晶体管结构的巧妙改造又争取了十年时间，但如今每家芯片制造商在每个新工艺节点上都要付出更多、收获更少 [4]-[7]。
对华为而言，这种挤压来得更早，也更严酷。要把制程推进到业界所谓的 7 纳米节点以下，需要使用华为无法获得的极紫外（EUV）光刻技术。因此，必须找到另一条路。
六年的探索促使我们重新审视几何缩放的本质：它始终只是一种手段，而不是目的。缩小晶体管的目标从来不是尺寸本身，而是小尺寸所带来的收益，例如更快的开关速度、更短的响应时间和更高的时钟频率。简而言之，LogicFolding 是一种无需缩小空间便可换取时间的方式。它能在大致相同的硅面积内装入更多晶体管，并让由这些晶体管构成的系统运行得更快。
实现这一点的工艺称为 3D 混合键合，它更接近焊接，而非封装。两片晶圆，或一片晶圆与一颗芯片，经过精密对准、压合并缓慢加热。在退火过程中，两个氧化物表面之间形成共价键，融合为单一介电层；与此同时，两侧的铜焊盘彼此相向膨胀，并熔合为连续金属。最终结果是在堆叠裸片之间形成密集的垂直连接。如今某些最先进的商用逻辑芯片中，这些连接的间距约为 10 µm，即每 100 mm² 内不到 100 万个垂直连接。
真正的设计问题是：单位面积内需要多少垂直连接，折叠才能切实降低 RC，也就是拖慢每个信号并增加其能耗的电阻与电容。这个问题没有闭式解，但有一条直觉可靠。典型逻辑工艺的顶层金属间距为 720 nm。若键合间距与之匹配，面对面键合的晶圆就能直接连接顶层金属信号。若采用更稀疏的间距，这些信号就必须扇出至间距更大的焊盘，从而增加布线、拥塞和 RC，而这些正是折叠本应消除的代价。设计空间探索验证了这一直觉：1.5 µm 已足以良好支持 LogicFolding，1 µm 更佳，而 720 nm 还能进一步扩大收益。未来，我们预计将把键合间距进一步缩小至 480 nm，使混合键合焊盘能够连接更低的金属层，为 LogicFolding 提供更大的设计自由度。
我们将混合键合视为晶圆级、跨层的器件工艺步骤，而不是封装步骤。芯粒到晶圆键合是一种从芯片封装工厂演化而来的芯粒搬运工艺，即拾取与放置。它的精度基线较低，即便经过多年改进，仍停留在微米级。晶圆到晶圆键合则源自另一个领域：晶圆厂的晶圆处理。在那里，光刻设备已经能把套刻误差控制在数纳米以内。这一高精度基线才是正确的起点，但键合仍须解决光刻扫描仪从未面对的问题，包括应力控制、CMP 平坦化、清洗、晶圆翘曲、边缘渐薄和对准，之后才能实现亚微米间距。借助 40 纳米设备，我们在麒麟 2026 上实现了 1.5 µm 的混合键合间距和 5000 万个垂直互连，其中 10% 至 15% 用于传输信号。麒麟 2027 的硅片已经实现 1 µm 间距和超过 1 亿个垂直互连。我们预计在三年内匹配 720 nm 的顶层金属间距，实现一比一的配比，并提供超过 2 亿个垂直互连。
有了这些垂直连接，折叠便可以开始。华为工程师研究了麒麟 SoC 中工作负荷最重的模块，即 NPU、CPU、GPU 和 DSP，并找出每个模块内部最长、最慢、最耗电的水平路径。随后，每个模块都被重新设计为同时占据两层硅，把原先漫长的水平连接变成从一颗裸片到另一颗裸片的短距离垂直跨越。
麒麟 2026 是第一款依赖 LogicFolding 的移动系统级芯片（SoC）。仅一代产品，其晶体管密度就从每平方毫米约 1.55 亿个提高到 2.38 亿个，增幅为 55%。这相当于此前三年里我们通过几何缩放取得的增幅。
这当然是出色的结果，但直觉会认为功率密度也应同步攀升。
它却下降了。
与平面结构的上一代芯片相比，在性能相同的条件下，麒麟 2026 在真实场景基准测试中使 NPU 功耗降低 66%、GPU 功耗降低 58%、CPU 性能核功耗降低 41%。我们在每平方毫米内放入了多得多的晶体管，而芯片完成单位工作时反而更凉，而不是更热。
这个结果值得解释，因为它看起来像是违反了怀疑者所援引的物理规律。事实并非如此。它揭示的是芯片的功率究竟消耗在哪里，而答案并不是大多数人想象的那样。
II. 两笔功耗账
在智能手机典型的日常工作负载中，芯片以两种方式消耗功率。第一种是静态漏电，即便没有进行计算也会损失的功率，其占比很小。与之相对的是动态功耗，也就是计算过程中损失的功率，约占总功耗的 90%。
数字电路消耗动态能量基本有两种方式。第一种是开关活动：翻转晶体管栅极，对逻辑门的微小电容进行充放电，使一个比特从 0 变为 1，再从 1 变回 0。这是“真正的工作”，也就是计算本身。
第二种是移动信号：对长金属导线进行充放电，以便把这些比特从芯片的一处传送到另一处。一根导线就是沿距离分布的电容。信号传得越远，需要充电的电容就越大，消耗的能量也随该电容增加。在动态功耗的教科书公式中：
P = α · C · V²· f
其中，C（电容）并不是由晶体管主导的。在先进工艺节点上，占主导地位的是导线。能量主要消耗在互连电容，而非栅极电容上。
这正是容易违背直觉之处：在现代 SoC 模块中，导线，也就是“移动”，通常比逻辑门，也就是“计算”，消耗更多能量。处理器的大部分功率不是花在思考上，而是花在通勤上。
III. 你的通勤如何解释芯片功耗
设想一位普通上班族每天的能量预算。人们很容易认为，大部分能量用在实际工作上，例如开会、做电子表格和思考。事实并非如此。对许多上班族来说，一天中最大的能量支出是通勤：每天往返两次，开车或乘火车穿梭于家和办公室之间。伏案工作的成本相对较低，交通才占主导地位。
芯片也没有不同。逻辑门负责思考，导线负责通勤。在大型 AI 集群中同样如此：超过 80% 的能量用于移动数据，而不是对数据进行计算。每一颗智能手机 SoC 内部也存在同样的失衡，只是程度稍轻。
一旦用这种方式理解功耗，对折叠的热学质疑就会反转。批评者认为，把晶体管排列得更紧密必然提高功率密度，因为他们实际上只关注逻辑门的数量，也就是“伏案工作”。但占主导地位的是通勤。那么，LogicFolding 做了什么？它让每个人的家都搬得更靠近办公室。
当电路被折叠成垂直层级，并以亚微米间距的混合键合焊盘连接时，原本需要穿越数百微米长水平导线的信号，现在只需经由几微米外的键合焊盘直接向下传输。根据我们的经验，典型核心中折叠路径的线长可缩短 20%，某些关键路径最多可缩短 70%。时钟网络属于最繁忙、最耗电的导线之一，其收缩幅度之大，使我们能将时钟缓冲器数量削减一半以上。仅在一个处理模块中，折叠就使时钟布线缩短 28%，缓冲器数量从 43,600 个降至 19,000 个。
每缩短一根导线，要充电的电容就会减小，因此功耗公式中的主导项会大幅下降。“伏案工作”，也就是真正的开关活动，基本没有改变，但通勤成本被大幅削减。功率密度正是由此下降。不是因为计算得更少，而是因为移动的数据更少。
IV. 麒麟 2026 的功耗：逐模块分析
主导智能手机 SoC 热预算的，恰恰是移动数据最多的模块：运行 AI 推理的 NPU、为像素着色的 GPU，以及处理信号的 DSP。这些模块发热严重，原因相同：它们高度依赖通信。由于它们在存储器、缓冲区和算术单元之间传送海量数据，其功耗中有很大一部分来自通勤而非计算，而折叠攻击的正是这一部分。
为了展示各模块从 LogicFolding 中获得了多少收益，我们在等性能条件下，将折叠芯片与其平面结构的上一代产品麒麟 9030 Pro 进行测量比较，即保持相同的 AI 吞吐量、帧率或基准测试分数。如果一个模块以较低速度就能完成同样的工作，它便能在较低电压下运行，节省效果还会进一步叠加。同时，由于同一硅片也可以全速运行，因此我们对每个模块都报告两种模式：与上一代性能相同的模式，以及全速模式。下面是硅片对各模块给出的实测结果。
如图 1 所示，每组图包含五个面板：性能、频率、电压、归一化功耗和归一化功率密度；每个面板有三根柱：平面结构的麒麟 9030 Pro、等性能模式下的麒麟 2026，以及 Turbo 模式下的麒麟 2026。归一化面板中的虚线表示麒麟 9030 Pro 的基线。折叠后占用面积指双层堆叠的投影面积，功率密度也以此面积计算。
（楼主注：这里我将柱状图转换成了表格，所以图1是前四张表格，图2是最后一张表格。）
图 1：
NPU
麒麟 2026 在等性能模式下与平面结构麒麟 9030 Pro 同为 29 TOPS，在 Turbo 模式下达到 70 TOPS。折叠后的投影面积为平面结构的 1.27 倍。
| 指标 | 麒麟 9030 Pro（平面） | 麒麟 2026（等性能） | 麒麟 2026（Turbo） | | 性能（TOPS） | 29 | 29 | 70 | | 频率（GHz） | 1.2 | 0.442 | 1.1 | | 电压（V） | 0.85 | 0.55 | 0.70 | | 归一化功耗 | 1.00 | 0.34 | 1.37 | | 归一化功率密度 | 1.00 | 0.27 | 1.07 |
GPU
图中将麒麟 2026 与平面结构麒麟 9030 Pro 进行比较；原图说明为“每种模式下采用相同的电压和时钟”。测试负载为特定游戏中渲染压力最大的一帧。折叠后的投影面积为平面结构的 0.96 倍。
| 指标 | 麒麟 9030 Pro（平面） | 麒麟 2026（等性能） | 麒麟 2026（Turbo） | | 性能（FPS） | 61 | 61 | 86.9 | | 频率（GHz） | 0.96 | 0.684 | 1.056 | | 电压（V） | 0.80 | 0.60 | 0.80 | | 归一化功耗 | 1.00 | 0.42 | 1.20 | | 归一化功率密度 | 1.00 | 0.44 | 1.26 |
CPU 性能核
麒麟 2026 与平面结构麒麟 9030 Pro 的等性能电压和时钟频率会随工作负载而异。折叠后的投影面积为平面结构的 0.78 倍。
HNX 移动应用片段测试
| 指标 | 麒麟 9030 Pro（平面） | 麒麟 2026（等性能） | 麒麟 2026（Turbo） | | 性能（分） | 1700 | 1700 | 2005 | | 频率（GHz） | 2.75 | 2.5 | 3.1 | | 电压（V） | 1.10 | 0.90 | 1.10 | | 归一化功耗 | 1.00 | 0.59 | 1.11 | | 归一化功率密度 | 1.00 | 0.76 | 1.42 |
Geekbench 6
| 指标 | 麒麟 9030 Pro（平面） | 麒麟 2026（等性能） | 麒麟 2026（Turbo） | | 性能（分） | 1854 | 1854 | 2084 | | 频率（GHz） | 2.75 | 2.75 | 3.1 | | 电压（V） | 1.10 | 1.00 | 1.10 | | 归一化功耗 | 1.00 | 0.77 | 1.14 | | 归一化功率密度 | 1.00 | 0.99 | 1.46 |
图 1 注释：平面结构麒麟 9030 Pro（灰色）、等性能模式下的麒麟 2026（蓝绿色），以及 Turbo 模式下的麒麟 2026（橙色）的性能、频率、电压、归一化功耗和归一化功率密度。GPU 的最重工作负载是某款特定游戏中渲染强度最高的一帧；CPU HNX 基准测试由关键移动应用片段组成，用于测量 CPU 的真实场景性能与功耗；Geekbench 6 是业界标准的 CPU 性能基准测试。HNX 关注真实用户体验，而 Geekbench 6 面向最重的性能工作负载。
图 2：
DSP
三者运行相同的峰值工作负载。第一代折叠的面积收缩速度快于功耗下降速度；麒麟 2027 修正了功率密度。图中比较平面结构麒麟 9030 Pro（灰色）、等性能模式下的麒麟 2026（蓝绿色）和等性能模式下的麒麟 2027（绿色）。
| 指标 | 麒麟 9030 Pro（平面） | 麒麟 2026（等性能） | 麒麟 2027（等性能） | | 归一化占用面积 | 1.00 | 0.60 | 0.55 | | 频率（GHz） | 0.85 | 0.85 | 0.85 | | 电压（V） | 0.85 | 0.85 | 0.84 | | 归一化功耗 | 1.00 | 0.75 | 0.53 | | 归一化功率密度 | 1.00 | 1.24 | 0.97 |
图 2 注释 ：平面结构麒麟 9030 Pro（灰色）、等性能模式下的麒麟 2026（蓝绿色），以及等性能模式下的麒麟 2027（绿色）的归一化占用面积、频率、电压、归一化功耗和归一化功率密度。
NPU 是批评者最担心堆叠的模块，因为它不仅密度最高，也属于最热的模块。然而，它的降幅却是所有模块中最大的：在同为 29 TOPS 时，其时钟频率可降低 63%，电压可从 0.85 V 降至 0.55 V。这使功耗降低 66%，功率密度更是骤降 73%。GPU 紧随其后：它以比麒麟 9030 Pro 低 200 mV 的电压运行，仍能达到相同的 61 FPS，功耗因此降低 58%。收益梯度与通勤程度完全一致：模块的并行度越高、对数据越“饥渴”，折叠带来的回报就越大。
DSP 是个例外，而它揭示了一条重要教训：采用 LogicFolding 时，面积的缩小速度可能快于功耗的下降速度（图 2）。第一代折叠设计，也就是麒麟 2026，以低 25% 的功耗完成同样的工作，但其功率密度，即每平方毫米消耗的功率，却上升了 24%；对控制热量真正重要的正是功率密度。上升的原因很直接：折叠使 DSP 的占用面积缩小了 40%，因此即使功耗下降，功率密度仍会升高。第二代折叠设计，也就是麒麟 2027，解决了这一问题：我们已经获得该芯片的硅片并完成测量，其功耗降低 47%，功率密度也低于原来的平面结构设计。换句话说，密度是设计的结果，而不是宿命。
CPU 性能核也从折叠中获得了可观收益：在 HNX 基准测试中，它以低 9% 的时钟频率和低 200 mV 的供电电压达到与上一代相同的分数，功耗降低 41%。但在这些高发热模块中，它的功率密度降幅最小。这并不是折叠的失败，而是一个重要线索，稍后我们会加以讨论。
当然，我们关注的不只是节省功耗。我们还让麒麟 2026 的各模块全速运行，观察它们与麒麟 9030 Pro 相比能达到什么水平。全速运行时，折叠后的 NPU 达到 70 TOPS，比上一代高出 141%；GPU 帧率高出 42%；CPU 的 HNX 基准分数提高 18%。在这些模式下，它们的功率密度会高于上一代平面芯片。因此，折叠给了系统一个平面芯片从未拥有的调节旋钮：同一个模块可以根据场景选择极致节能，也可以选择打破纪录。
V. 并行的理论：电路中的 τ 缩放定律与软件中的阿姆达尔定律
缩短通勤解释了部分功耗节省，但更大一部分来自降低电压，因为动态功耗与电压的平方成正比。LogicFolding 通过把电路分为三类，为这种降压创造了条件：第一类是真正的串行电路，要求峰值频率和电压；第二类是可并行化电路，将工作分散到许多并排运行的副本上；第三类介于两者之间，部分串行、部分并行 [8]。
完全不能妥协的串行电路只占少数。现代 SoC 中绝大多数晶体管都服务于第二类和第三类，也就是 NPU、GPU 和 DSP。这些模块格外耗电，恰恰因为它们很宽、并行度高且需要大量数据。CPU 性能核，也就是大核，是第一类最典型的成员，因为它的单条高速整数执行线程无法并行化，必须在电压与频率曲线的高端附近运行。回想一下，在 HNX 基准测试的等性能条件下，折叠只为它换来 9% 的时钟频率降幅，这是来自缩短通勤的线性收益，而不是电压带来的完整平方级收益。对低并行度 CPU 性能核应用 LogicFolding，需要细致入微的设计、先进的 EDA 工具链和漫长的验证周期。这是一场系统性改造，不是权宜之计。麒麟 2026 已经带来了可观收益，但大部分工作仍在前方，未来三到五年需要开展激进的探索性创新。不过，在通往最终收益的道路上，每一年都会产生切实且不断叠加的改进。
幸运的是，这些架构障碍不必只靠硅片来克服。智能手机拥有朴素分析容易忽略的一项能力：深度的软硬件协同设计。它不强迫一个强大的大核独自承担每项高要求工作负载，而是协同优化任务调度器和折叠后的平面布局，在软件中并行化任务，再把任务分派给若干个小型高效核心。这样便能在应用允许的范围内，尽可能缩小必须由大核承担的串行工作比例，从而把工作负载从第一类转移到第二类，让电压的平方级杠杆得以发挥作用。
在这里，两种杠杆共同作用。折叠既缩短导线，又在相同占用面积内腾出空间容纳更多晶体管。这些额外的晶体管可用于构建许多电路副本，让它们并行运行并分担工作，从而使每个副本都能采用更低的时钟频率和电压。通勤论据通过减小 C 带来线性节省，而并行性论据则通过减小 V² 带来平方级节省。
折叠后的 NPU 就是典型例子。其上一代产品由一个大核和两个能效核组成，而折叠带来的晶体管余量支持构建四个大核。这个更宽的阵列可在 0.7 V 下达到 70 TOPS；其上一代需要 0.85 V，却只能提供不到一半的性能。更多硬件以更温和的方式运行，却完成更多工作：这正是平方级杠杆按照公式发挥作用的结果。
这就是密度更高的芯片反而功耗更低的原因。需要高电压的串行工作量很小，不足以主导功耗预算；其余占绝大多数的并行部分则被折叠得更宽，以更温和的时钟频率和更低的电压运行。
这种设计呼应了吉恩·阿姆达尔（Gene Amdahl）的著名洞见：程序中的串行部分限制了并行化能够带来的收益。阿姆达尔定律讨论的是软件，而 LogicFolding 揭示了它在硬件中的孪生定律：硅片上的串行部分很小，因此芯片的大部分区域都可以用并行性换取速度。二者如同一对伴星，一个支配代码中的算法，另一个支配电路中的延迟与能量，共同构成系统-技术协同优化（System-Technology Co-Optimization，STCO）的理论基石。
VI. 通过设计消除热点
尽管 LogicFolding 已经实现了上述所有节能效果，人们仍可能认为它会面临散热问题。堆叠两层频繁进行开关活动的晶体管会集中热量，因为底层产生的热量必须穿过顶层材料才能逸出。
我们认为，批评者瞄准了错误的指标。真正重要的不是热量，而是热密度；再深入一层，则是晶体管的结温，因为真正决定速度、漏电和可靠性的指标正是结温。芯片并不会仅仅因为耗散了某个瓦数的功率而失效，而是会在晶体管结温超过其工作温度上限时失效。所有有意义的热学论证，归根结底都是关于结温的论证。
有两点使结温保持在控制之内。第一，折叠从源头降低了热密度：在等性能条件下，总功耗确实下降了，而且减少后的功耗分布在多个有源硅层中，而不是集中在一个密集排布的平面上。这使每立方毫米的瓦数下降，而热密度正是决定结温高低的因素。
第二，剩余热量会得到管理。由于折叠缩小了 NPU 和其他高发热模块的占用面积，设计中便有空间让热量先在水平方向扩散，消除局部热点并降低结温，然后再沿垂直方向传到表面。底层比顶层高出几摄氏度的温和垂直温度梯度，会作为设计参数纳入预算：把最热的模块放在最容易散热的位置。真正的敌人不是平均温度，而是结温远高于周边区域的局部热点。设计工具主动把高发热与低发热逻辑交错布置在不同层中，防止热点在垂直方向上直接重叠，折叠由此获得热设计余量。
因此，我们对麒麟 2026 的实现有意采取了保守策略：只沿收益最大的关键路径选择性应用折叠，并进行热感知布局，而不是盲目堆叠所有部件。通过降低热密度、沿水平方向扩散热量、为垂直温度梯度留出预算并逐一消除热点，结温便能保持在允许范围内。
VII. 西西弗斯，但这座山通向某处
如果以最终胜利的口吻收尾，那是不诚实的。
τ 是一条时间缩放定律，不是能量定律。一个折叠系统即使运行得更快却消耗更多功率，也没有违反任何时间缩放原理，但它会在午饭前耗尽电池。麒麟芯片能够更凉爽地运行，是因为我们有意把折叠带来的时间余量用于降低电压和功耗。这种取舍是一项配套准则，并非该定律自动带来的免费结果。
折叠后的 NPU 能以三分之一的功耗完成上一代产品的工作，也能比上一代快 141%，但后者会使其功率密度更高。物理规律允许两种设置，而工程纪律选择更凉的一种。我们计划在每一代新芯片中都作出这种选择。
折叠后的 CPU 有意采用保守设计，只针对关键路径，但它今年已经让性能核频率恢复至 3.1 GHz。未来三到五年，要释放 LogicFolding 的全部潜力，需要整个行业开展激进创新，包括扩大设计空间、缩小混合键合间距、集成连接更低金属层的硅通孔（TSV）、垂直堆叠更多层，等等。LogicFolding 将为麒麟 CPU 核心频率达到 5 GHz 及以上铺平道路。这一路线图既可行，也具备经济性。
在神话中，西西弗斯被罚把巨石推上山坡，眼看它滚落，再从头开始。τ 缩放定律下的工程工作也有同样的节奏：折叠芯片，获得时间余量，把余量用于降低功耗；随后下一代到来，巨石又从头开始。上述折叠布线方案不是逃离这一循环，而是下一次推动。我们的故事与神话不同之处在于，这座山通向某个地方：每一轮循环都会留下计算更多、耗能更少的芯片，而累积起来的距离，就是业界所说的进步。工作永远不会完成，这不是定律的弱点，而是这份工作的定义。我们必须想象工程师是幸福的。
VIII. 更凉，才是前进之路
然而，人人首先提出的“热”这一质疑，事实证明建立在对芯片能量去向的误解之上。恐惧只计算了伏案工作的能量，而物理规律由通勤主导。LogicFolding 缩短通勤，一举降低时间常数 τ 和能量，因为距离会同时让两者付出代价。
τ 所有可预见的未来，成败都取决于功耗。时间余量是工具，能量才是奖赏。未来十年，衡量这条定律的标准不会是折叠堆叠结构能运行多快，而是它在运行时消耗得多么少。
那颗原本被认为会熔化的 τ 芯片，实际运行得更凉。这不是尽管采用折叠仍然实现的结果，而恰恰是折叠带来的结果。τ（韬）最终削减的远不止一个维度。
参考文献
[1] T. He，“多层电子系统的时间缩放理论”（“A time scaling theory for multi-layer electronic systems”），*Sci. China Inf. Sci.*，第 69 卷，第 8 期，2026 年 8 月。
[2] G. E. Moore，“在集成电路上塞入更多元件”（“Cramming more components onto integrated circuits”），*Electronics*，第 38 卷，第 8 期，第 114-117 页，1965 年 4 月。
[3] R. H. Dennard、F. H. Gaensslen、H.-N. Yu、V. L. Rideout、E. Bassous 和 A. R. LeBlanc，“超小物理尺寸离子注入 MOSFET 的设计”（“Design of ion-implanted MOSFET's with very small physical dimensions”），*IEEE J. Solid-State Circuits*，第 9 卷，第 5 期，第 256-268 页，1974 年 10 月。
[4] H. S. P. Wong，“超越传统晶体管”（“Beyond the conventional transistor”），*IBM J. Res. Dev.*，第 46 卷，第 2.3 期，第 133-168 页，2002 年 3 月。
[5] V. V. Zhirnov、R. K. Cavin、J. A. Hutchby 和 G. I. Bourianoff，“二进制逻辑开关缩放的极限：一个思想实验模型”（“Limits to binary logic switch scaling -- a gedanken model”），*Proc. IEEE*，第 91 卷，第 11 期，第 1934-1939 页，2003 年 11 月。
[6] G. E. Moore，“光刻与摩尔定律的未来”（“Lithography and the future of Moore's law”），载于 *Proc. SPIE 2438, Optical/Laser Microlithography VIII*，1995 年 5 月，第 2-17 页。
[7] K. Flamm，“衡量摩尔定律：来自价格、成本和质量指数的证据”（“Measuring Moore's law: Evidence from price, cost, and quality indexes”），载于 *Measuring and Accounting for Innovation in the 21st Century*。美国伊利诺伊州芝加哥：芝加哥大学出版社，2019 年。
[8] G. M. Amdahl，“以单处理器方法实现大规模计算能力的有效性”（“Validity of the single processor approach to achieving large scale computing capabilities”），载于 *Proc. AFIPS Spring Joint Comput. Conf.*，美国新泽西州大西洋城，1967 年 4 月，第 483-485 页。
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沪公网安备 31010702007642号 )
发表于 2026-9-4 21:16
这论文不是说了吗，举例的NPU原本1大核两小核 改成4大核跑同性能降功率，然后跑高性能功率密度又高于平面了。