英特尔芯片技术实现大突破：开发首个3D晶体管
英特尔今天表示，在微处理器上实现了历史性的技术突破：成功开发世界首个3D晶体管，名叫Tri-Gate。据英特尔介绍说，3-D Tri-Gate晶体管能够支持技术发展速度，它能让摩尔定律延续数年。该技术能促进处理器性能大幅提升，并且可以更节能，新技术将用在未来22纳米设备中，包括小的手机到大的云计算服务器都可以使用。http://img.cnbeta.com/newsimg/110505/0731590711928713.jpg
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根据英特尔的解释，公司重新为芯片设计了电子开关（即晶体管），在过去开关是平面的，现在增加了第三维，它由硅基向上突出。例如，当土地有限，要增加办公室就可以盖摩天大楼。新的3D晶体管道理与此相似。
英特尔展示了22纳米处理器，代号为Ivy Bridge，它将是首款使用3-D Tri-Gate晶体管的量产芯片。3-D晶体管和2-D平面晶体管有本质性的区别，它不只可以用在电脑、手机和消费电子产品上，还可以用在汽车、宇宙飞船、家用电器、医疗设备和其它多种产品中。
英特尔CEO欧德宁说：“英特尔的科学家和工程师曾经重新发明晶体管，这一次利用了3D架构。很让人震惊，改变世界的设备将被创造出来，我们将把摩尔定律带入新的领域。”
长久以来，科学家就认识到3D架构可以延长摩尔定律时限。这次突破可以让英特尔量产3-D Tri-Gate晶体管，从而进入到摩尔定律的下一领域。
摩尔定律认为由于硅技术的发展，每2年晶体管密度就会翻倍，它能增强功能和性能，降低成本。在过去四十年里，摩尔定律成为半导体产业的基本商业模式。
通过使用3D晶体管，芯片可以在低电压和低泄露下运行，从而使性能和能耗取得大幅改进。在低电压条件下，22纳米的3-D Tri-Gate晶体管比英特尔32纳米平面晶体管性能提高37%。这意味着它能用在许多小的手持设备中。另外，在相同的性能条件下，新的晶体管耗电不及 2D平板晶体管、32纳米芯片的一半。
首款3-D Tri-Gate晶体管22纳米芯片代号为Ivy Bridge，英特尔今天展示了该芯片，它能用在笔记本、服务器和台式机中。Ivy Bridge家族的芯片将成为首个大量生产的3-D Tri-Gate晶体管芯片，它将在年底开始量产。3-D Tri-Gate晶体管还将用在凌动芯片中。
解读：对ARM构成威胁
英特尔推出下一代芯片技术，在微处理器装上更多的晶体管，并希望借此帮助公司掌握平板、智能手机市场的话语权。
按照英特尔的计划，2011年底将推出采用新技术的芯片，提供给服务器和台式机、笔记本，它还会为移动设备开发新的处理器。
采用3D晶体管的英特尔芯片可能会给ARM构成威胁，毕竟ARM是现任移动市场的老大。
受新技术发布消息刺激，ARM的股价今天大跌7.3%，在伦敦收于5.58英磅。
Matrix分析师阿德里安(Adrien Bommelaer)认为，英特尔是否能迅速闯进ARM的后院，这还没有定论。他说：“英特尔显然想跳出核心PC市场的范围。关键问题是‘它们能推出一款处理器，足够强大，可以在移动计算领域一争高下吗？’”“它们将推出新的芯片，比上一代32纳米芯片节能50%，朝正确方向前进了一大步，但是否足够？我不知道。要知道ARM自己的能效也在进步。”
据英特尔说22纳米的芯片性能比现在的32纳米芯片更高。为了扩大制程技术的优势，赶上移动竞赛，上个月英特尔将2011年资本开支提高到102亿美元，原定数额为90亿美元，目的是落实12纳米制程的开发。
在制程工艺上，英特尔大大领先于其它芯片商，它可以制造更快更高效的处理器。
自19世纪60年代以来，英特尔和其它半导体企业投入数十亿美元搞研发，每两年让芯片上的晶体管数量翻倍，从而方便产品进入到更小更快的小电子产品中。随着时间的推进，开发和使用先进制程技术成本过高，许多企业无法负担。但分析师说，英特尔资金雄厚，能持续推进制程发展。
花旗集团分析师扬(Glen Yeung)对英特尔的新技术表示赞扬，将目标价提高到了27美元，建立买入英特尔股票。他认为英特尔在芯片制造上有3-4年优势，当芯片闲置时，3D晶体管可以减少电流泄露，当芯片繁忙时它能运行在更低的电压下。
文/搜狐IT
不知AMD、ARM作何感想。 之前看到的都是简单到把芯片叠起来
果然要看天顶星技术要找Outel吗？ 求科普这样的话功耗降多少？ 这招黄老板便是没有料到啊！ amd和arm都不会有什么感想，这你得问ibm有什么感想。 其他人还在讨论的时候
OUTEL 就已经投产了
这便是区别阿
唉
不过台积电应该也很快的
毕竟一直跟着OUTEL 走的 通过使用3D晶体管，芯片可以在低电压和低泄露下运行
应该是相反吧 驱动之家更详细的介绍：
http://news.mydrivers.com/1/192/192694.htm 其实一切的目的只是单纯地为了延续摩尔定律是么 引用第9楼何边杨于2011-05-05 11:21发表的:
其实一切的目的只是单纯地为了延续摩尔定律是么 images/back.gif
outel说，要有光，于是就有了光 现在的CPU是一片一片的以后的CPU都是一坨一坨的么 这个不是什么新技术，大概10年前实验室里技术就成熟了，目前进入开始量产而已。
目前硅基电信号的热门是异步电路。想象一下所有的芯片都取消CLK信号，整个芯片功耗能降低多少。 只要光刻机给力没有什么不可能，不过这种妙想的确配称作年度最大突破了
顺便凌动这货又给点阳光就灿烂了 想太多了，真正可层叠的部分是缓存这种比较简单重复的部分，逻辑处理部分还不能用的
不过上面堆个256MB的eDRAM上去，黄老板5、600以下的独显就要哭了 http://img.hc360.com/toys/info/images/200707/WJ070730-39.jpg 引用第19楼Breeze于2011-05-05 14:44发表的 :
http://img.hc360.com/toys/info/images/200707/WJ070730-39.jpg http://bbs.saraba1st.com/2b/images/back.gif
求解释
引用第20楼罗力于2011-05-05 14:49发表的:
求解释
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CUBE 引用第1楼霜叶舞影于2011-05-05 08:57发表的:
之前看到的都是简单到把芯片叠起来
果然要看天顶星技术要找Outel吗？ images/back.gif
这方面的Research早就有了
AMD和ARM要担心的是设计工具，制造归IBM和TSMC担心
（不过现在看来AMD的工具方面应该没啥可担心的，倒是ARM可能有麻烦）
引用第2楼女武神于2011-05-05 09:26发表的:
散热问题如何解决捏 images/back.gif
半导体散热……
引用第12楼lizitaisha于2011-05-05 11:31发表的:
现在的CPU是一片一片的以后的CPU都是一坨一坨的么 images/back.gif
如果真的是半导体主动搬运热量的话，还会自带散热片……
引用第16楼asuka.于2011-05-05 12:15发表的:
想太多了，真正可层叠的部分是缓存这种比较简单重复的部分，逻辑处理部分还不能用的
不过上面堆个256MB的eDRAM上去，黄老板5、600以下的独显就要哭了 images/back.gif
以后GPU直接插主板上…… 黄老板和农场现在是不是该幡然醒悟了
你们堆面积 老子堆体积凌辱你啊 半导体散热的冷凝什么问题在CPU上应该怎么解决？散热设备似乎还是要强化 概念很早就有了，话说台积电似乎一直挺高调的说明自己即将采用这种技术，不想outel先出了风头...
散热不用担心，挖槽在ram中一点不奇怪，这本身并不增大发热量，并且因为可以减少漏电，发热应该下降才对
一直有的问题是因为挖槽不能很好控制沟道宽长比，普通平面工艺相对就容易的多，outel果然天顶星技术 看驱动之家引用的intel的报告，里面完全没有提到堆叠的事啊
主要改进在于提高了gate对沟道的控制面，降低了亚阈值区漏电，从而得到降低阈值电压的空间以降低功耗和提高速度。当然面积也是减小了，而且制造成本提升很小 引用第27楼Sarah.Palin于2011-05-05 16:55发表的:
黄老板绝对是疯子, 不管遮罩有多大,就敢往上限做
而农企的胆小如鼠, 主流芯片做的跟CPU一样大 images/back.gif
结果他吃瘪了
现在南岛要出了
黄老板还在玩T3
年末要如何战阿 引用第28楼原始恶魔于2011-05-05 19:07发表的:
不知道今后画layout的人会不会被逼疯啊 images/back.gif
autodesk 3ds max altium designer 引用第28楼原始恶魔于2011-05-05 19:07发表的 :
不知道今后画layout的人会不会被逼疯啊 images/back.gif
想了想，似乎不至于，厚度是工艺里定义好了的，数字电路反正也不需要多精确的沟道宽度
模拟的麻烦点，但是也主要在宽度上比较麻烦，太宽就失去这种管子的优势了
话又说回来，谁用22nm做模拟呀
引用第30楼Breeze于2011-05-05 19:52发表的:
autodesk 3ds max altium designer images/back.gif
IC界最常用的软件是cadence 能劳驾谁科普一下晶体管那几个面分别代表什么以及有什么用么？ 引用第32楼kmh于2011-05-05 21:24发表的 :
能劳驾谁科普一下晶体管那几个面分别代表什么以及有什么用么？ images/back.gif
楼主的图看不到，拿这个献丑了
http://news.mydrivers.com/Img/20110505/S10134802.jpg
左边是普通的MOS管，右边是新的
黑色高亮和下面深灰部分不用管，这些是衬底和绝缘层，黄黑点的部分和上面银色的金属分别是MOS的三个引脚
最高的那个金属引脚是gate 门极，在数字电路里一般是作为开关的控制端，黄黑点部分是开关的两端，分别叫Drain和Source源和漏，这两者的电特性是相同的，gate正下方和黄黑点交叠的地方叫沟道，就是用于开关的区域
可以看到原来门极是在沟道正上方，只有一个面来控制沟道，而现在有三个面，控制能力会强很多，而且源，漏的面积都缩小了，IC设计中一般按面积算成本
实际的开关肯定是不如理想开关的，即使开关断开，在源和漏之间也会有电流，新工艺里在开关关闭的情况下，漏源间的漏电降低了一个数量级。Intel宣称因为这个部分性能的提高，开关的阈值电压和总体供电也能一起降低，总体功耗降低50% 再转：http://www.cnbeta.com/articles/141966.htm
全面而非部分启用三栅技术：
与之前人们猜想的情况有所不同，Bohr在发布会上称Intel的22nm制程处理器中所有的晶体管均采用三栅结构制作，而此前人们猜想的情况是仅有SRAM部分采用了三栅结构，而逻辑电路部分仍采用传统的平面型晶体管结构。另外，Bohr还透露在Intel的22nm制程处理器中，有些部分的晶体管电路采用了6鳍设计（在Finfet中，Fin即鳍的部分相当于平面型晶体管中的沟道），而有些部分的晶体管电路则仅采用2鳍设计，举例而言，SRAM晶体管部分的晶体管结构便于逻辑晶体管的结构有所不同，在三栅结构的基础上做出了一些改动。
另外Bohr还表示，Intel在14nm节点仍将继续使用三栅晶体管技术，不过届时Intel可能会进一步增加三栅晶体管中鳍部分的高度，以增强管子的性能，另外芯片内含的晶体管密度也将比22nm节点大幅增加。
Bohr透露，Intel早已决定要在22nm节点放弃50年来人们一直在使用的平面型晶体管技术。Intel的三栅晶体管技术其实属于Finfet的一种变种，采用这种结构的晶体管其沟道垂直与衬底，沟道的三个面则被三个栅极围绕，这种结构可以增强栅极对沟道的控制作用，从而进一步提升管子的电流驱动能力和省电性能。
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